6、底层内嵌功用单元
内嵌功用模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等软处理核(Soft Core)。现在越来越丰厚的内嵌功用单元，使得单片FPGA 成为了体系级的规划东西，使其具有了软硬件联合规划的才干，逐渐向SOC 渠道过渡。
DLL 和PLL 具有相似的功用，能够完结时钟高精度、低颤动的倍频和分频，以及占空比调整和移持平功用。赛灵思公司出产的芯片上集成了DCM 和DLL，Altera 公司的芯片集成了PLL，LatTIce 公司的新式芯片上一起集成了PLL 和DLL。PLL 和DLL 能够通过IP 核生成的东西便利地进行办理和装备。DLL 的结构如图2-8 所示。
图2-9 典型的DLL模块示意图
7. 内嵌专用硬核
内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA 处理才干强壮的硬核(Hard Core)，等效于ASIC 电路。为了进步FPGA 功用，芯片出产商在芯片内部集成了一些专用的硬核。例如：为了进步FPGA 的乘法速度，干流的FPGA 中都集成了专用乘法器;为了适用通讯总线与接口标准，许多高端的FPGA 内部都集成了串并收发器(SERDES)，能够到达数十Gbps 的收发速度。
赛灵思公司的高端产品不只集成了Power PC 系列CPU，还内嵌了DSP Core 模块，其相应的体系级规划东西是EDK 和Platform Studio，并依此提出了片上体系(System on Chip) 的概念。通过PowerPC?、Miroblaze、Picoblaze 等渠道，能够开发标准的DSP 处理器及其相关运用，到达SOC 的开发意图。
此外，新推出赛灵思的FPGA 系列如Virtex-5 LXT 还内建了PCI Express 和三态以太网MAC 硬核(TEMAC)，与软核完结方法比较，硬核能够把功耗下降5~10 倍, 节省将近90% 的逻辑资源。
Xilinx 三态以太网MAC 核是一个可参数化的核，十分合适在网络设备中运用, 例如开关和路由器等。可定制的TEMAC 核使体系规划者能够完结宽规模的集成式以太网规划，从低本钱10/100 以太网到功用更高的1GB端口。TEMAC 核规划契合 IEEE 802.3 标准的要求，而且能够在 1000Mbps、100 Mbps 和 10 Mbps 方式下运转。
别的，它还支撑半双工和全双工操作。TEMAC 核通过 Xilinx CORE Generator? 东西供给，是 Xilinx 全套以太
网解决方案的一部分。
2.1.3 软核、硬核以及固核的概念
IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是通过重复验证过的、具有特定功用的宏模块，与芯片制作工艺无关，能够移植到不同的半导体工艺中。到了SOC 阶段，IP 核规划已成为ASIC 电路规划公司和FPGA 供给商的重要任务，也是其实力表现。关于FPGA 开发软件，其供给的IP 核越丰厚，用户的规划就越便利，其商场占用率就越高。现在，IP 核现已变成体系规划的根本单元，并作为独立规划效果被交流、转让和出售。
从IP核的供给方法上，一般将其分为软核、固核和硬核这3类。从完结IP核所花费的本钱来讲，硬核价值最大;从运用灵活性来讲，软核的可复用运用性最高。
1. 软核(Soft IP Core)
软核在EDA 规划范畴指的是归纳之前的寄存器传输级(RTL) 模型;详细在FPGA 规划中指的是对电路的硬件言语描绘，包含逻辑描绘、网表和协助文档等。软核只通过功用仿真，需求通过归纳以及布局布线才干运用。其长处是灵活性高、可移植性强，答运用户自装备;缺陷是对模块的猜测性较低，在后续规划中存在产生过错的可能性，有必定的规划危险。软核是IP 核运用最广泛的方式。
2. 固核(Firm IP Core)
固核在EDA 规划范畴指的是带有平面规划信息的网表;详细在FPGA 规划中能够看做带有布局规划的软核，一般以RTL 代码和对应详细工艺网表的混合方式供给。将RTL 描绘结合详细标准单元库进行归纳优化规划，构成门级网表，再通过布局布线东西即可运用。和软核比较，固核的规划灵活性稍差，但在可靠性上有较大进步。现在，固核也是IP 核的干流方式之一。
3. 硬核 (Hard IP Core)
硬核在EDA 规划范畴指通过验证的规划地图;详细在FPGA 规划中指布局和工艺固定、通过前端和后端验证的规划，规划人员不能对其修正。不能修正的原因有两个：首先是体系规划对各个模块的时序要求很严厉，不答应打乱已有的物理地图;其次是维护知识产权的要求，不答应规划人员对其有任何改动。IP 硬核的不许修正特色使其复用有必定的困难，因而只能用于某些特定运用，运用规模较窄。
