谭宁禹 (大连理工大学 微电子学院，辽宁 大连 116024）
摘 要：近年来，5G和物联网运用对片上体系时钟提出了新的需求。锁相环在片内发挥着重要的效果，以产 生不同的时钟源。这些新需求的首要关注点快速确定、低功耗、低噪声和小面积。跟着CMOS工艺的开展，模 拟锁相环的作业电压逐步下降，其规划面对着巨大的应战。依据市场需求，选用全数字锁相环(ADPLL)进行数 字规划，以削减规划时刻和规划作业量。此外，运用标准单元完结的ADPLL不只能够加速规划时刻，而且能够 进步可移植性。当体系处于休眠状况时，锁相环功耗操控着体系的待机功耗。因而，假如锁相环能够快速确定 频率和相位，锁相时刻就能够削减，这样锁相环就能够在低功率形式下封闭。本文提出了一种依据频率猜测算 法的快速确定ADPLL。该锁相环在中芯世界 130 nm CMOS工艺中进行了完结和验证。
关键词：全数字锁相环；快速确定；频率猜测算法
0 导言
近年来，跟着5G和物联网的开展，锁相环(PLL)在 片上体系(SoC)中扮演着重要的人物。在一个SoC中， 一般需求几个锁相环为不同的I/O接口供给不同的时钟 源。锁相环发生不同的频率，适用于不同的运用场合， 广泛运用于移动通讯体系、无线通讯体系和生物医学电 子范畴。传统锁相环是由电荷泵锁相环完结的，在先进 的CMOS工艺中，锁相环的规划面对走漏电流的应战。 此外，电压操控振动器(Kvco)的增益因为操控电压规模 的缩小而增大。因而，它很简单遭受噪声对操控电压的 影响。传统锁相环中含有一些无源器材，模仿环路滤波 器芯片面积大、本钱高。而且传统锁相环锁相时刻长， 功耗高。因而，跟着工艺标准的减小，由VCO、电荷泵 和模仿环路滤波器组成的锁相环不适合新的要求，即低 功耗、低电压、低芯片面积，尤其是快速确定。
全数字锁相环(ADPLL)使用了CMOS工艺的优 点[1]，与传统锁相环比较，ADPLL选用数字电路替代无 源器材。将VCO转化为数字操控振动器(DCO)，并将模 拟滤波器转化为数字滤波器。芯片尺寸减小，芯片本钱 相应下降。因而，ADPLL能够在低电压下作业，芯片 面积小。
为了完结快速确定，需求对全数字锁相环引进快速 确定算法。这儿选用了一种新颖的频率猜测算法来对数 控振动器操控字进行猜测，来加速确定速度。
1 快速确定全数字锁相环
1.1 全数字锁相环架构 选用依据计数器的全数字锁相环体系结构[2]，本论 文提出了一种宽频带的，低功耗的、能够完结自适应快 速确定的全数字锁相环体系架构，如图1所示。其间，模仿电路包括数字时刻转化器、时刻数字转化器、LC 数控振动器。高速数字电路包括有snapshot电路、可变 时钟相位累加器、Σ-Δ调制器。而低速数字电路则包括 有限状况机、数字滤波器、相位检测器、DTC增益校对 电路、TDC输出扩展电路、DCO增益校对电路、DCO 细调bank队伍操控逻辑、DTC输入温度码解码电路[3]。
首要，整数输入分频比和输出时钟别离累加得到整 数相位与可变相位。之后，这两个相位被送到相位检测 器中进行做差，得到整数相位差。一起，参阅时钟经过 数字时刻转化器进行推迟，得到。选用一个快照电路提 供重守时时钟CKR和门控时钟CKG，使用时刻数字转化 器检测CKG和之间的分数相位差。随后，全体的相位差 经过将和 相加得到。终究，一个数字滤波器将处理得 到数控振动器操控字来操控数控振动器的振动频率。
1.2 频率猜测算法
快速确定算法在原理上包括两种类型。第一个是在 环路开端运转之前猜测数控振动器操控字。该办法减 小了初始相位差。另一种是选用换档算法自适应操控 带宽。既满意确定速度的要求，又满意相位噪声的要 求[4]。
因为咱们为了取得较好的相位噪声，挑选了LC振 荡器，而不是环形振动器，LC振动器的调谐曲线并不 是严厉线性的，所以与环形振动器比较其频率猜测无法 直接准确得到操控字的值，可是因为粗谐和中调阵列的 调谐步长较大，所以依然能够得到较为准确的猜测值。
在确定进程中，DCO输出周期能够看做是粗调操控字和中调操控字的函数，关于选用线性度极高的由相同 的延时单元级联组成的环形振动器来说，该函数联系可 以看成是严厉线性的，所以，直接选用依据线性联系的 频率估量算法进行一次线性插值即能够完结快速确定。 可是关于LC振动器，输出频率
，一方面受限于工艺库，片上电感的值在整个输出频率规模内会有 1 nH左右的动摇，另一方面，%&&&&&%值跟着操控字是线性 改变的，所以输出频率f跟着操控字的改变是斜率递加 的，输出周期跟着操控字的改变是斜率递减的，因而输 出周期与操控字并不是严厉线性的。为了在掩盖较大的 频率调谐规模的一起，完结较为精密的频率分辨率， DCO的调谐阵列选用了三级调理的方法，粗调阵列调谐 步长26 MHz/LSB，中调阵列2.5 MHz/LSB，细调阵列 60 kHz/LSB，其间粗谐和中调阵列选用了type I环路控 制，相关于传统的type II环路能够加速确定速度，而细 调阵列选用type II环路操控，有利于限制相位噪声，实 现终究的确定。所以，能够针对粗调操控字使用线性插 值法进行频率猜测，进一步加速确定速度。
线性插值的原理如下，输入时钟周期Pref 和输出时 钟周期Pckv的份额R是粗调操控字和中调操控字的函数:
针对实际中的LC振动器，R跟着粗调操控字和中调 操控字的添加而减小，但并不是严厉的线性改变，能够 选用线性插值进行拟合。方针是找到使得周期比最接 近抱负整数分频比FCW时的粗调谐字[5]。在体系重置之 后，有限状况机首要操控体系进入频率猜测状况。整个 频率猜测进程需求四个时钟周期来完结，如图2所示。
第1个周期设置操控字OTWmax=31，操控DCO震动 在最高频率，经过计数器测得此刻的R的最大值：
第2个周期设置操控字OTWmin=0，操控DCO震动在 最低频率，经过计数器测得此刻的R的最小值：
第3个周期使用线性插值法，设定线性插值的区间 为（R min，Rmax），依据线性插值公式：
得到线性插值猜测值：
第4个周期使用该线性插值猜测值对粗调阵列进行 预置数，能够缩小初始状况的相位差，缩短确守时刻。
2 仿真成果
本ADPLL在中芯世界130 nm CMOS工艺中完结。 体系功耗总结如下表1。体系功能总结如表2所示。体系 地图如图3所示。
3 总结
本文提出了一种新的快速确定全数字锁相环，该 ADPLL具有功耗低、面积小、噪声低、锁相速度快等 长处。引进的频率猜测算法能够在环路确定开端前完结 数控振动器操控字的猜测，然后极大减小上电和跳频时 的确守时刻，满意快速确定的需求。
参阅文献：
[1] LIU Y H, HEUVEL VAN DEN J H C, KURAMOCHI T, et al. An Ultra-Low Power 1.7-2.7 GHz Fractional-N SubSampling Digital Frequency Synthesizer and Modulator for IoT Applications in 40 nm CMOS[J]. IEEE Transactions on Circuits and Systems, 2017, 64(5): 1094–1105.
[2] LIU H, TANG D, SUN Z, et al. A Sub-MW Fractional-N ADPLL With FOM of -246 dB for IoT Applications[J]. IEEE Journal of Solid-State Circuits, 2018, 53(12): 3540–3552.
[3] 运用于射频无线通讯体系的多模分数分频频率归纳器的规划和 研讨[D]. 上海：复旦大学, 2012.
[4] CHUNG C C, LO C K. A Fast Lock-in All-Digital PhaseLocked Loop in 40-nm CMOS Technology[J]. IE%&&&&&%E Electronics Express, 2016, 13(17): 20160749.
[5] CHEN Y W, HONG H C. A Fast-Locking All-Digital Phase Locked Loop in 90nm CMOS for Gigascale Systems[J]. 2014 IEEE International Symposium On Circuits and Systems (ISCAS), 2014: 1134–1137.
本文来源于科技期刊《电子产品世界》2020年第03期第73页，欢迎您写论文时引证，并注明出处。
