作者 魏祎 电子科技大学 微电子与固体电子学院(四川 成都 610054)
魏祎(1993-)，男，硕士生，研讨方向：大规模集成电路与体系。
摘要：依据40 nm CMOS工艺，规划了一种高速逐次迫临型模数转化器。本规划选用了非二进制冗余DAC技能来缓解ADC对树立时刻和树立精度的要求，来进步ADC量化的精确性;选用带有预扩大级的高速比较器来进步比较器的精度，一起减小后级Latch的回踢噪声，选用了两级Latch来进一步进步比较器的速度;选用依据锁存器的锁存单元来进步SAR逻辑操控电路的速度，而且选用了异步时序操控，不需求外部时钟，有利于进步SAR ADC的速度，并降低了规划的复杂度。规划的SAR ADC在160 MHz的采样频率下，在不同输入信号频率下均能够完结12 bit的量化精度，SFDR均在83 dB以上。
0 导言
跟着智能设备的遍及和通讯技能的不断发展，顾客对智能互联的需求变得越来越火急。这就要求通讯网络要有更快的数据速率。而更高的数据传输速率就要求更大的带宽。因而通讯接纳机就需求更快的数据转化器，将模仿的无线通讯信号转化为数字信号，供DSP芯片进行处理。模数转化器(Analog-to-Digital Converter，ADC)作为衔接模仿体系和数字信号处理体系的桥梁起着要害的效果。
在相同精度与速度要求下，与快闪型、折叠内插型、流水线型等ADC比较，SAR ADC结构简略、功耗低、易于集成等特色，因而得到了广泛的运用[1-2]。
常见的SAR ADC首要由自举采样开关、DAC、比较器和SAR逻辑电路组成，其根本架构如图1所示。其间DAC首要选用电容阵列构成的CDAC。一个N位的SAR ADC的作业原理是选用二进制搜索算法确认输入信号地点的量化区间。首要，输入信号通过采样开关存储在DAC中;然后通过比较器对输入信号和DAC发生的参阅电压进行比较，将比较成果输出到SAR逻辑电路，SAR逻辑操控电路依据比较成果去操控DAC中的开关切换，使DAC进一步发生迫临输入信号的参阅电压;终究当每一位都比较完结后，DAC的输出电压将收敛到与输入信号相差不超越1/2 LSB(1LSB=VFS/2N)的规模，比较器的每一位输出码组成终究的N位输出码。
本规划选用了非2进制冗余DAC技能、静态锁存比较器、依据锁存器的SAR逻辑操控电路，在CMOS工艺下完结了12 bit的高速SAR ADC的规划。
1 DAC的规划
DAC为非二进制传统电容阵列，阵列基底小于2。因为DAC阵列总电容很小，为按捺电荷注入，选用下极板采样方法。为确保12 bit动态规模，选取定基底radix=1.877, 以13位电容阵列的方法来完结12 bit的SAR ADC。电路结构如图2所示。
非二进制冗余DAC技能缓解了ADC对树立时刻和树立精度的要求[3]。在传统的二进制电容阵列里，电容的值都是以2为基底，ADC的转化编码和输入信号之间是线性映射的联系。假如将电容阵列的基底设置成小于2，则转化编码和输入信号之间不再是线性映射，这种非线性映射恰恰为DAC的树立供给了冗余，可必定程度放宽DAC的树立精度，一起树立时刻也大大缩短。一个N位的非二进制SAR ADC，假定以radix作为电容阵列的基底，因为radix <2，持续运用N位电容进行量化将导致ADC不足以供给N位精度的动态规模，假定运用k位电容进行量化，则需满意
(1)
依据式(1)，假如使用13位电容来完结12位ADC，则基底至少为1.8772。冗余发生在量化编码为0111…111和1000…000之间，只需输入信号在此冗余规模，不论高位量化值是0仍是1，终究都能被精确地表明，换言之，只需DAC能够树立到对应的冗余规模内，终究就能正确完结量化[4]。
2 SRA ADC的作业原理
在采样阶段，选用下极板采样的方法，DAC差分输出端接共模电压VCM，一切电容下极板别离接输入信号Vip和Vin，此刻差分DAC输出端的电荷：
(2)
(3)
为了减小采样开关的非抱负效应，先将VCM开关断开，再将自举采样开关断开，完结对输入信号的采样。采样完结后即进行榜首次量化。以差分DAC的P端为例，首要将上极板从共模电平VCM断开，然后将除MSB电容外一切电容的下极板切换到Vrefb，MSB电容下极板切换到Vrefb，DAC树立完结即进行榜首次比较，此刻，上极板电荷：
(4)
互补DAC的N端的切换方法和P端相反，其切换后上极板电荷：
(5)
依据上极板电荷守恒：
(6)
可得榜首次比较时：
(7)
(8)
其间界说模仿权重：
假定榜首次比较成果D12=1，即VXP<vxn，则
3 比较器的规划
本规划中的比较器选用静态锁存比较器加一级动态锁存器的结构，其结构如图3所示。静态锁存比较器选用的再生单元是A类交叉耦合对[5]，比较器的作业电流决议了其转化速度。榜首级为预扩大级，对输入信号进行扩大，输出电流通过镜像注入再生单元，差分输入对管的漏端与再生节点之间存在阻隔，回踢噪声较小。比较器选用异步时序操控，当比较器发生比较成果后对比较器进行复位操作。
本规划中SAR ADC的输入信号为800 mVpp，一个LSB为195 mV。考虑到Latch的比较速度与输入信号的联系，预扩大级的增益规划为20 dB。在实际作业时，比较器的作业速度很快，因而预扩大级需求有满足的带宽。本规划中预扩大级的-3 dB带宽为1.8 GHz。
4 SAR逻辑操控电路的规划
选用同步结构的SAR逻辑需求额定的操控时钟。关于一个N位同步SAR ADC而言，量化进程需求N个时钟周期，采样进程需求一个到多个时钟周期，假定为一个时钟周期，则ADC的采样率为外部时钟频率的1/(N+1)，因为采样时钟必需要确保精度且由外部时钟分频得到[6-7]，因而在同步规划里首要要确保(N+1)倍于采样率的外部时钟的精度，不光适当困难，而且非常不经济。
因而本规划选用异步时序操控的SAR逻辑。SAR逻辑操控电路由13个锁存单元及对应的DAC开关操控信号发生电路组成，如图4所示，本规划共有13个锁存单元。
VIN和VIP接纳比较器的输出，ENS接纳来自前一级的使能信号，CLK为锁存单元的操控时钟，操控内部的锁存器，RST为复位信号，锁存单元对比较器的成果进行锁存后，通过逻辑电路发生VOUTP和VOUTN作为DAC开关的操控信号，来操控电容下极板的切换。其作业流程为，当比较器发生比较成果后，将比较成果输出到SAR单元，一起将比较成果通过与非门来发生锁存单元的操控时钟，操控锁存单元对比较器的输出成果进行锁存，锁存完结后随即发生一个使能信号，敞开下一级锁存单元，等候下一次比较器的成果。当终究一级锁存单元锁存比较器成果后，发生的READY信号作为终究量化数据并行输出的操控信号，并用于发生SAR逻辑操控电路的复位信号，一起将DAC的%&&&&&%上极板接到VCM，等候下一个采样周期的到来。
5 SAR ADC仿真成果
在采样频率Fs=160 MHz时，在不同输入信号频率下对SAR ADC进行仿真。输入信号为差分的正弦波，差分摆幅为800 mVpp，参阅电压Vreft=800 mV，Vrefb=400 mV。通过Matlab对ADC的输出数据进行FFT处理后，得到SAR ADC在不同输入信号频率下的动态功能如表1所示。
SAR ADC在不同输入信号频率时的功能仿真成果计算如表1所示。
由仿真成果能够看出，本ADC的规划完结在160MHz的采样频率下能够完结13次量化，并确保了12位的量化精度。
6 定论
本规划选用了非二进制冗余DAC技能来缓解ADC对树立时刻和精度的要求;选用带有预扩大级的高速比较器来进步比较器的精度，并减小后级Latch的回踢噪声;SAR逻辑操控电路选用依据锁存器的锁存单元来进步SAR的速度，而且选用了异步时序操控，不需求外部时钟，有利于进步SAR ADC的速度，并降低了规划的复杂度。
通过仿真验证，本文规划的SAR ADC在160 MHz的采样频率下，在不同输入信号频率下均能够完结12 bit的量化精度，SFDR均在83 dB以上。
参阅文献：
[1]Y. Chai, J. T. Wu. A CMOS 5.37-mW 10-bit 200-MS/s dual-path pipelined ADC[J]. IEEE Journal of Solid-State Circuits, 2012, 47(12): 2905-2915
[2]Y. Zhu, C. H. Chan, S. W. Sin, et al.. A 34 f J 10b 500 MS/s partial-interleaving pipelined SAR ADC[C]. Symposium on VLSI Circuits, Honolulu, 2012, 90-91
[3]杜翎.依据非二进制量化算法的逐次迫临模数转化器的规划[D].电子科技大学,2016.
[4]王伟.分辨率可装备型高速SAR ADC的研讨与规划[D].电子科技大学,2016.
[5]C. C. Liu, C. H. Kuo, Y. Z. Lin. A 10 bit 320MS/s low-cost SAR ADC for IEEE 802.11ac applications in 20 nm CMOS[J]. IEEE Journal of Solid-State Circuits, 2015, 50(11): 2645-2654
[6]L. Du, S. Wu, M. Jiang, et al.. A 10-bit 100MS/s subrange SAR ADC with time-domain quantization[C]. International Symposium on Circuits and Systems, Melbourne V%&&&&&%, 2014, 301-304
[7]Y. Zhu, C. H. Chan, S. W. Sin, et al.. A 34 f J 10b 500 MS/s partial-interleaving pipelined SAR
ADC[C]. Symposium on VLSI Circuits, Honolulu, 2012, 90-91
本文来源于《电子产品世界》2018年第3期第61页，欢迎您写论文时引证，并注明出处。
