1.1项目布景
示波器（Oscilloscope）是一种能够显现电压信号动态波形的电子丈量仪器。它能够将时变的电压信号转化为时域上的曲线，本来不行见的电气信号，转化为在二维平面上直观可见光信号，由此能够剖析电气信号的时域性质。
现在，全球首要的示波器生产厂商都会集在美国，而高端示波器更是被美国Tektronix公司、Agilent公司和LeCory公司所独占。如Agilent公司的高功用90000系列Infiniium示波器在4个通道上均到达40-GSPS采样率，并一起供给超低噪声的13 GHz全实时示波器带宽，存储深度也到达了1Gpts。
而国内方面，因为在高速模数转化器和专用集成电路方面与发达国家的距离，市场上同类示波器的最高采样率、模仿带宽和存储深度等首要目标还落后许多。本课题是开发具有自主知识产权的数字荧光示波器的收集与存储体系。为高功用收集存储技能堆集开发经历。一起添补我国数字荧光示波器的空白以及缩小与国外同类示波器发展水平的距离。
1.2数字荧光示波器
数字荧光示波器（DPO）是Tektronix公司推出的一种示波器渠道，它具有数字存储示波器的各种传统长处，如数据存储和先进的触发功用等。一起，它也具有模仿实时示波器的明暗显现和实时特性，能以数字方法发生显现作用优于模仿示波器的亮度逐步改变的荧光作用。其结构如图1所示。
数字存储示波器因需求微处器理显现数据，导致在显现两幅波形之间有必定毫秒级的阻滞时刻;模仿示波器在回扫时刻内也不能捕捉波形信息。而DPO的数据收集和显现模块并行运转，使得DPO能够在处理显现数据的一起，持续收集信号数据。一起，与DSO不同的是，DPO是在接连进行屡次收集与处理后再进行一次显现。因为DPO一般选用专用硬件电路进行收集波形的数字荧光处理，不再受限于微处理器对数据的低速处理，使得波形的更新率有了质的进步。所以DPO能够接连不断得捕捉波形的绝大部分细节，能够完好的反映波形信息，一起也为后续的剖析处理供给了完好的数据。如图2所示。
数字荧光显现技能的使用使DPO能以不同的亮度或颜色显现信号在某一特定方位呈现的频率，频率越高，则亮度越高。数字荧光处理器一般由专用的硬件电路（高速FPGA或ASIC）构成。与DSO相同，输入信号首要经扩大和A/D改换后得到信号的采样值，采样值经过数字荧光处理单元的处理后构成一幅包括波形三维信息的完好波形图，在不中止收集进程的情况下，数字荧光处理单元每秒向波形显存储器传输约30幅完好的具有荧光显现作用的波形图画，在微处理器的操控下，将波形图画显现在示波器的荧光屏上，到达模仿示波器的荧光显现作用。与此一起，微处理器能够并行方法履行主动丈量及运算等各种功用。
DPO每秒钟捕获的波形数能够高到达几十万帧，比一般的DSO高几千倍乃至上万倍。这种快速波形捕获速率结合超强的显现才能，使DPO具有剖析信号任何细节的功用。一起因为选用了数字处理，又具有数字存储示波器的长处。
1.3项目特色
本项意图数字荧光示波器（DPO，Digital Phosphor Oscilloscope）是最新一代的示波器，它集成了数字存储示波器和模仿示波器的长处，既有数字存储示波器的波形存储，瞬态捕获，负延时触发和高档触发等功用，又有模仿示波器的实时捕获，高波形更新率和亮度逐步改变的显现作用等特性。
使用FPGA丰厚的逻辑资源和强壮的数据处理才能，在FPGA模块中完成首要的DPX模块，即数字荧光处理模块，一起，使用USB接口将处理后的数据传到PC机处理，使用PC机进行进一步的剖析处理与显现。因为选用FPGA规划，体系的复杂度大为下降，也便利晋级与更新，一起，可经过USB口对FPGA模块进行供电，极大的便利了工程师的调试，使该DPO具有很好的便携性。
全体方案规划与证明
虚拟数字荧光示波器能够简略描绘为这样一个体系：用户经过PC机菜单设定收集触发参数，示波器依据用户的设定收集数据，并将收集到的数据做数字荧光处理，生成波形图画经DPX处理后经USB传送到PC机最终在液晶屏上显现出来，一起，收集到的数据还能够做进一步的剖析处理。因而，示波器能够分红两大部分，一部分担任监控指令和波形、菜单的显现;另一部分担任高速数据收集和数字荧光成像。
2.1全体框图
依据上述剖析，拟定以下规划方案：该示波器选用FPGA架构，FPGA作为体系操控中心担任监控PC机上发送过来的按键指令并依据当时的作业状况发送相应的收集操控指令给收集模块，一起还操控着数字荧光处理模块生成的波形图画和操控菜单，另一方面，因为其高速的特色，用于完成高速数据收集体系以及数字荧光处理器。全体完成框图如图3所示。其间模数转化器、时钟电路和FPGA一起构成了示波器的收集体系，FPGA内部完成DPX模块，最终经过USB上传到PC机处理显现。
2.2信号调度电路
信号调度电路首要由衰减扩大电路、耦合操控电路和直流偏置电路组成，由FPGA操控。
衰减扩大电路调整输入波形的起伏规模，把不同起伏的信号进行衰减或扩大以习惯屏幕的显现规模，便于调查和丈量。
耦合操控电路操控输入信号的耦合方法，分别为沟通耦合和直流耦合，在直流耦合方法时，信号的一切重量（沟通和直流）都被收集显现出来，而在沟通耦合方法时，信号的直流重量被阻断，只要沟通重量被收集显现出来。
直流偏置电路给信号参加直流重量，能够操控信号在屏幕中上下移动。别的，示波器的输入阻抗和模仿带宽也由信号调度电路所决议。在本项目中，信号调度电路的输入阻抗为50欧姆和1M欧姆可选。模仿带宽为500MHz。
2.3数据收集体系
数据收集体系由到模数转化器（Analog Digital Convertor， ADC）、时钟芯片和FPGA中相关收集操控模块组成。
2.3.1模数转化
本规划选用e2v公司的AT84AD001B模数转化器。其接口如图4所示。该ADC为并行比较结构，速度快，但功耗大。其将两路ADC集成在一个芯片中，每路ADC最高采样率达1GHz，量化精度八比特，别的该芯片还支撑交错采样的功用，即同一芯片中的两路ADC一起收集同一路模仿信号，而且其采样时钟相位相反，将这两路ADC的抽样数据拼接起来可获得2GSPS的最高采样率。AT84AD001B的首要特性如下：
双路ADC，每通道采样率1GSPS，交错采样形式下可达2GSPS;
输出编码为格雷码和二进制编码可选，支撑1：1和1：2复用输出;
支撑模仿输入切换挑选，采样时钟挑选;
支撑增益操控和零电平调理;
采样率1GSPS时误比特率不超越
串行装备作业形式，源同步时钟数据输出;
2.3.2时钟电路
在本项目中，选用了National Semiconductor公司的高精度时钟办理芯片LMK03033C。其时钟颤动的均方根值为500飞秒。该芯片内置低噪声锁相环而且支撑8路时钟同步输出，支撑串行装备。每路输出时钟都带有可编程的分频比、推迟调整和输出挑选模块，最高输出时钟频率1GHz，且可在 0 至 2.25ns 的规模内调理输出延时，步进为150ps。该芯片为高速ADC收集数据供给了准确的采样时钟。接口如图5所示。
