常识丰厚的高速PCB规划者们能够容易地发觉构成接连地的难度，而且幻想某处该有地，虽然幻想中的地底子就不存在。在PCB上，导线和/或印刷线(runs)看上去好像是无缺的地，但是在高速或高频电路里却成为电感或捉摸不定的东西。“接地”是大部分开始触摸高速电路规划者们最会集的问题。下面咱们针对高速电路的接地规划做简略讨论。
一、 印制电路板(ＰＣＢ)上的地线处理
体系中的每个ＰＣＢ应至少有一个地线层理论上一个双面板应该将一面作为地层线,而另一面作彼此衔接用,但在实践中,这是不或许的,因为地线层中的部分要用于信号和电源的穿插及过孔虽然如此,保存区域应尽或许大,至少为75%,一起应保证没有被独自阻隔的地层区域板上ＩＣ的接地引脚应直接焊接到地线层以削减串行电感电源端与地端应装置低电感陶瓷外表贴片式退耦电容假如选用引脚电容,其引脚有必要小于1ｍｍ,一起也要求铁氧体垫圈在多板卡体系中,减小接地阻抗的最好方法是运用另一块ＰＣＢ作为底板(母板)以完成各板之间的联接,因而要供给一个接连的地线层到母卡ＰＣＢ衔接器中有30～40%的管脚分配给地线,而且这些引脚应该衔接到底板的母卡上底板上的地线层与机架地多点衔接,以分散接地电流的回来途径地线与金属机架之间杰出的衔接是至关重要的,要求自攻金属螺钉或啮形垫圈特别留意的是经阳极化处理的铝材机架,因为其外表是绝缘的关于具有很多数字电路的高速体系,要求从物理大将活络的模仿器材与有噪声的数字器材别离,且信号走线尽或许短关于模仿、数字混合的ＰＣＢ板应有彼此别离的地线,且二者不能相义叉,以避免电容耦合关于底板也要求模仿地与数字地别离数字地、模仿地、电源地及体系地之间的终究衔接应选用多总线带或宽铜钉以减小电阻和感抗每板的模、数地之间应并接两背靠背的肖特基二极管,以防板卡在插拔时在两地之间构成直流压差只需留意体系布局布线,避免信号间的彼此搅扰就能够减小噪声假如运用地线层,在大多数情况下能对活络信号的穿插起屏蔽效果别的,体系中衔接器上的一切信号走线有必要选用并行方法,以便利完成与地线引脚的别离,然后减小彼此间的耦合;应尽量选用多地线引脚以减小信号板和底板之间的地阻抗,完成信号线的别离。
二、 模仿数字混合器材的地线处理
象运算放大器、基准源等模仿器材应与模仿地之间退耦,而ＡＤ、ＤＡＣ以及混合ＩＣ也应看作模仿器材并与模仿件之间退耦此类内部既有模仿电路又有数字电路的ＩＣ,因为数字电流的敏捷改动将发生一电压并无疑会经过分布电容耦合到模仿电路一起在ＩＣ的引脚之间不可避免地存在约0.2ＰＦ的分布电容,因而其模仿地与数字地一般坚持别离以避免数字信号耦合到模仿电路但是,为避免进一步耦合,ＡＧＮＤ与ＤＧＮＤ应在外部以最短间隔衔接到模仿地在ＧＮＤ衔接处任何额定的阻抗都将引起数字噪声,同理也将经过分布电容耦合到模仿电路ＩＣ的ＤＧＮＤ引脚告知咱们该引脚在内容衔接到ＩＣ的数字地,而不是指该引脚有必要衔接到体系的数字地经过减小转化器数字端口的扇出,能够坚持转化器在瞬变状况逻辑转化的相对独立,也能够使任何进入转化器模仿端口的潜在耦合削减为阻隔转74换器数据总线上的噪声,最好的方法是在其数据端口放置一缓冲锁存器缓冲锁存器应与另一数字电路共地,而且耦合到ＰＣＢ板的数字地线上因为数字抗噪声度约为数百或数千毫伏,因而数字地和模仿地之间的噪声减小应首要针对转化器的数字接口模仿电路与数字电路一般要求独自供电转化器的电源管脚应该与模仿地之直接退耦电容,逻辑电路的电源引脚应与数字地之间退耦假如数字供电电源相对没有搅扰,也可用来作模仿电路的供电电源,但这种运用应慎重。
三、 采样时钟电路的地线处理
采样时钟发生器电路也应考虑接地问题,而且与模仿地之间的退耦电容要更大一些采样时钟的相位噪声会下降体系的ＳＮＲ因为采样时钟的颤动会调制输入信号,添加噪声并引起基准畸变,因而应选用低相位噪声的晶振作为采样时钟采样时钟发生器应与数字电路阻隔并退耦到模仿地理论上在具有分散地的体系中,采样时钟发生器应以模仿地作为参阅,但是因为体系的各种限制,这种作法不总是能完成在许多情况下,采样时钟是经过对根据数字地的高频体系时钟分频得到的,假如将根据数字地的时钟信号传递到根据模仿地的ＡＤＣ,两种田之间的噪声将直接叠加到时钟信号上并发生过大的颤动,这种颤动将下降ＳＮＲ并发生不期望的谐波能够运用ＲＦ传输与差动传输加以改进,差分接纳和差分驱动应选用发射极耦合逻辑电路(ＥＣＬ)以减小相位颤动。
四、 结束语
除了接地规矩外高速电路的规划人员还有必要考虑电源的规矩,以便得到最佳成果.有必要对每根引进高速电路或许获取数据电路的电源线在它的回来地线上认真地退耦，以避免噪声进入电路.电路板规划中应大方地运用0.01到0.1UF的陶瓷电容,把它们放在尽或许接近要退耦的器材或许电路处.还有,至少给每个电源线加一个3到20uF高质量的钽电容,安放在尽或许接近电源进线的引线脚处,以避免或许的低频大纹波传出电路卡。
