您的位置 首页 解答

根据FPGA硬件完成数字Costas环的规划

基于FPGA硬件实现数字Costas环的设计-扩频通信系统是将基带信号的频谱扩展到很宽的频带上,然后进行传输,通过增大频带宽度来提高信噪比的一种系统。由于扩频系统具有抗干扰能力强、保密性高、截获概率低、多址复用和任意选址等优点,在移动通信等诸多领域越来越受到重视。

扩频通讯体系是将基带信号的频谱扩展到很宽的频带上,然后进行传输,通过增大频带宽度来进步信噪比的一种体系。因为扩频体系具有抗干扰能力强、保密性高、截获概率低、多址复用和恣意选址等长处,在移动通讯等许多范畴越来越遭到重视。

在扩频通讯体系中,载波同步是扩频接纳机正常解调的条件,是扩频通讯中的一项要害性技能。常用的载波同步技能有平方环、Costas环和通用载波康复环等。其间Costas环是盯梢低信噪比的按捺载波信号的最佳设备,也是实践中运用最多的一种。曩昔扩频信号载波同步常选用模仿Costas环,可是模仿环常存在I,Q通道间幅相不平衡、有必要初始校准等问题。选用全数字完结的环路可以有效地防止这些问题。 本文介绍一种全数字Costas环,他可以很好地完结由BPSK调制的扩频信号的载波同步和盯梢,然后完结对调制信息的解扩解调。该电路具有可靠性高、体积小、功耗低、调试便利等长处。通过编程、归纳和仿真,终究在FPGA上硬件完结本模块。测验成果表明,本模块的各项目标均到达规划要求。

2数字Costas环的基本原理

Costas环首要由数字下变频器、解扩单元、积分-清零器(I-D)、数字鉴相器、数字环路滤波器(LPF)以及数字操控振荡器(DDS)等模块组成。

依据FPGA硬件完结数字Costas环的规划

当输入信号中扩频码(PN码)和来自码同步环的扩频码准确同步的情况下,输入信号通过解扩单元就可以去除扩频码,解扩后I,Q两路输出别离为:

当输入信号中扩频码(PN码)和来自码同步环的扩频码准确同步的情况下,输入信号通过解扩单元就可以去除扩频码,解扩后I,Q两路输出别离为:

终究通过低通滤波器滤去二倍频,终究I,Q两路输出别离为:

可见,两路乘法器的输出均包括有调制信号,两者相乘可消除调制信号的影响,再经环路滤波器滤波后可得DDS操控电压:

因为DDS的操控电压现已去除了基带信号的成分,只遭到相位差错φ的操控(k为常数),所以可以对DDS进行准确的调整,完结对载波的准确同步和盯梢。

3数字Costas环各子模块规划

在作者所参加的项目中,体系时钟fclk=48.96 MHz,载波频率为(12.24 M±1.5 k)Hz,数据速率fd=16 kb/s,A/D采样位数为8位。

3.1 DDS模块

输人时钟:fclk=48.96 MHz;输出正弦:fo=12.24 MHz;DDS的位数:N=32 b。

从资源耗费和精度的归纳考虑,选用了8位的查找表(IP核)来生成正弦余弦波,所以从累加器输出的相位信号有必要截取高8位作为查找相位数据输入到查找表,输出正弦余弦信号也为8位。其具体完结结构如图2所示。

3.2 解扩单元

因为在直扩通讯体系中,只要在PN码进入准确盯梢之后,码同步环路把准确PN码钟送入该环路的解扩单元完结扩频码片数据的解扩功用,载波同步环路才干开端作业。该模块选用异或门来完结解扩(解扩办法与接纳信号的扩频方法有关)。

3.3积分清零器

设置积分清零器的意图是为了去掉数字混频后的高次谐波和完结扩频增益。积分清零器实践上是由累积器和寄存器组成,积分清零数需求依据积分成果和扩频增益而定,积分成果和积分时刻跟信息速率有严密的联系,并要求清零时钟沿和采样时钟沿保持一致。

本规划中累加时钟选用体系时钟,清零时钟选用信息速率时钟。所以积分次数Dr=fclk/fd=3 060次,满意增益要求。为了防止数据溢出,在进行累加前有必要对输入信号扩位,依据累加次数可以计算出输出需求扩展12位。

3.4数字鉴相器

数字鉴相器首要完结同相(I)支路信号的检测。因为整个Costas环选用补码运算,过零检测便是判定积分清零器运算成果的符号位,并使得I支路的积分清零脉冲输出过零点构成检测脉冲。在运用中,咱们选用判定I支路输出信号的最高位的正、负符号位,然后构成了过零检测脉冲。然后,该脉冲跟Q支路的输出数据进行异或门鉴相,鉴相后的差错信号送入环路滤波器。

3.5数字环路滤波器

数字环路滤波器在环路中对输入噪声起按捺作用,而且对环路的校对速度还起到调节作用,因而对环路的功能起着要害作用,是需求进行参数调整的首要模块。在本接纳机中选用一阶抱负数字环路滤波器。该滤波器在其直流增益为无穷大而频偏为常数的情况下可以完结零稳态相位差错和频率差错。其结构如图3所示。

在本规划中,取阻尼系数0.707,环路带宽为BL=800 Hz,AD位数n=8, ,积分清零器输出与输入位数之差B=28-16=12,D为清零率等于Dr,体系时钟为48.96 MHz,DDS相位累加器字长N=32位,调整距离取T等于一个符号周期为1/16K,可得环路增益K、滤波器固有频率ωn、滤波器参数C1和C2,具体推导见文献[1]。

在FPGA完结中,为了防止过多运用乘法器占用FPGA资源和简化硬件电路规划,C1和C2可用小数乘法来完结,这儿用移位的办法来近似完结。即通过右移其相应指数的位数(取绝对值)来完结。

本规划中要求到达盯梢1.5 kHz的频偏,通过参数调整,实践选取C1=2-6,C2=2-10时,则别离右移6位和10位,频偏在快捕带外同步带内,环路通过调整后确定;当选取C1=2-5,C2=2-9时,则别离右移5位和9位,频偏处于快捕带内,环路直接确定。

4数字Costas环在FPGA上的完结

本规划选用Xilinx公司的Spartan3系列XC3S4000FPGA,用Verilog言语编程,开发环境为Xilinx ISE 7.1i,仿真东西选用ModelSim 6.1a,归纳东西选用Synplify Pro8.0。通过测验,该环路可以确定的最大频偏可以到达2 kHz,完结载波同步。图4为在ModelSim上仿真成果,由环路滤波器输出曲线可知,环路确定(环路滤波器输出安稳)时刻大约为3 ms,满意接纳机规划目标要求。在Synplify平台上归纳后的顶层RTL图如图5所示。

5 结语

在扩频通讯体系中,数字Costas环结构简略、功能优异,可以快速高效的完结载波同步然后完结调制信息的接扩解调。在整个体系中最要害的是环路滤波器的规划,对整个环路的功能起着重要作用。

本文中的Costas环现已在以FPGA为中心的硬件体系中运转,可以准确完结载波的同步和盯梢,且占用体系资源较少,动态规模较大,测验成果到达预期的规划目标要求。本电路已成功地运用于某直扩通讯接纳机中,作用杰出。

责任编辑:gt

声明:本文内容来自网络转载或用户投稿,文章版权归原作者和原出处所有。文中观点,不代表本站立场。若有侵权请联系本站删除(kf@86ic.com)https://www.86ic.net/changshang/jieda/86086.html

为您推荐

联系我们

联系我们

在线咨询: QQ交谈

邮箱: kf@86ic.com

关注微信
微信扫一扫关注我们

微信扫一扫关注我们

返回顶部