您在运用一个高速模数转换器 (ADC) 时，总是希望功能能够到达产品阐明书载明的信噪比 (SNR) 值，这是很正常的工作。您在测验 ADC 的 SNR 时，您或许会衔接一个低颤动时钟器材到转换器的时钟输入引脚，并施加一个适度低噪的输入信号。假如您并未从您的转换器取得 SNR 产品阐明书标称功能，则阐明存在一些噪声差错源。假如您坚信您具有低噪声输入信号和一种较好的布局，则您的输入信号频率以及来自您时钟器材颤动的组合或许便是问题所在。您会发现“低颤动”时钟器材适合于大多数 ADC 使用。可是，假如 ADC 的输入频率信号和转换器的 SNR 较高，则您或许就需求改进您的时钟电路。
低颤动时钟器材充其量有声称的 1 轻轻秒颤动标准，或许您也能够从一个 FPGA生成相同较差的时钟信号。这会使得高速 ADC 发生 SNR 差错问题包含 ADC 量化噪声、差分非线性 (DNL) 效应、有用转换器内部输入噪声和颤动。使用方程式 1 中的公式，您能够确认颤动是否有问题，公式给出了外部时钟和纯 ADC 颤动发生的 ADC SNR 差错。
方程式 1
在该方程式中，fIN 为转换器的输入信号频率。别的，tJITTER-TOTAL 为时钟信号和ADC时钟输入电路的 rms 颤动。请注意，fIN 并非时钟频率 (fCLK)。外部时钟器材到 ADC 的 1 轻轻秒颤动适合于一些而不是一切高速 ADC 使用，如图 1 所示。
图 1 颤动发生的 SNR 为输入信号的函数
方程式 1 让您能够核算出特定 ADC 的要求时钟颤动估计值。例如，一个 70 dB SNR 的 ADC，输入信号为 100 MHz，您能够核算得到 tJITTER_TOTAL 的值为 503 轻轻秒。假如输入 ADC 孔径颤动为 150 轻轻秒，则由方程式 2 可得到一个较高的外部时钟颤动要求估计值。
方程式 2
在方程式 2 中，tJITTER-CLK 为注入 ADC 时钟的颤动，而 tJITTER-ADC 为 ADC 的孔径颤动、时钟振幅和斜率。持续咱们的预算，咱们让 tJITTER-ADC 只与 ADC 的 150 轻轻秒内部颤动持平，并疏忽时钟振幅和斜率的影响。使用方程式 2，tJITTER-CLK 的高估值为 480 轻轻秒。
在本文中，咱们只开始研讨了改进高速 ADC 时钟信号背面存在的一些问题。咱们需求更多地重视时钟振幅和斜率，由于它们影响体系颤动。别的，咱们还需求知道怎么施行低颤动时钟电路的硬件部分。
在本文介绍的第二种时钟规划之中，您需求仔细重视几件工作。时钟颤动在 ADC 输入频率和实践时钟颤动方面影响 ADC 的 SNR 功能。别的，不要总是信任时钟器材厂商！在您转向产品曾经，请运用 ADC 厂商供给的评价板来测验您的时钟源。您会对终究成果更为欢喜。
