Verilog HDL 中的标识符 (identifier) 可所以恣意一组字母、数字、 $ 符号和 _( 下划线 ) 符号的组合，但标识符的榜首个字符有必要是字母或许下划线。别的，标识符是区别大小写的。以下是标识符的几个比如：
Count
COUNT // 与 Count 不同。
_R1_D2
R56_68
FIVE$
转义标识符 (escaped identifier ) 能够在一条标识符中包括任何可打印字符。转义标识符以 ( 反斜线 ) 符号最初，以空白完毕（空白可所以一个空格、一个制表字符或换行符）。下面例举了几个转义标识符：
7400
.*.$
{******}
~Q
OutGate 与 OutGate 相同。
最终这个比如解说了在一条转义标识符中，反斜线和完毕空格并不是转义标识符的一部分。也便是说，标识符 OutGate 和标识符 OutGate 恒等。
Verilog HDL 界说了一系列保留字，叫做关键词，它仅用于某些上下文中。 附录 A 列出了言语中的一切保留字。留意只要小写的关键词才是保留字。例如，标识符 always( 这是个关键词 ) 与标识符 ALWAYS( 非关键词 ) 是不同的。
别的，转义标识符与关键词并不完全相同。标识符 initial 与标识符 initial （这是个关键词）不同。留意这一约好与那些转义标识符不同。
注释
在 Verilog HDL 中有两种方法的注释。
/* 榜首种方法 : 能够扩展至
多行 */
// 第二种方法 : 在本行完毕。
格局
Verilog HDL 区别大小写。也便是说大小写不同的标识符是不同的。此外， Verilog HDL 是自在格局的，即结构能够跨过多行编写，也能够在一行内编写。白空（新行、制表符和空格）没有特别含义。下面经过实例解说阐明。
initial begin Top = 3′ b001; #2 Top = 3′ b011; end
和下面的指令相同 :
initial
begin
Top = 3′ b001;
#2 Top = 3′ b011;
end
体系使命和函数
以 $ 字符开端的标识符表明体系使命或体系函数。使命供给了一种封装行为的机制。这种机制可在规划的不同部分被调用。使命能够回来 0 个或多个值。函数除只能回来一个值以外与使命相同。此外，函数在 0 时刻履行，即不答应推迟，而使命能够带有推迟。
$display (Hi, you have reached LT today);
/* $display 体系使命在新的一行中显现。 */
$time
// 该体系使命回来当时的模仿时刻。
体系使命和体系函数在第 10 章中详细解说。
编译指令
以 ` （反引号）开端的某些标识符是编译器指令。在 Verilog 言语编译时，特定的编译器指令在整个编译进程中有用（编译进程可跨过多个文件），直到遇到其它的不同编译程序指令。完好的规范编译器指令如下 :
* `define, `undef
* `ifdef, `else, `endif
* `default_nettype
* `include
* `resetall
* `timescale
* `unconnected_drive, `nounconnected_drive
* `celldefine, `endcelldefine
define 和 `undef
`define 指令用于文本替换，它很像 C 言语中的 #define 指令，如 :
`define MAX_BUS_SIZE 32
. . .
reg [ `MAX_BUS_SIZE – 1:0 ] AddReg;
一旦 `define 指令被编译，其在整个编译进程中都有用。例如，经过另一个文件中的 `define 指令， MAX_BUS_SIZE 能被多个文件运用。
`undef 指令撤销前面界说的宏。例如 :
`define WORD 16 // 树立一个文本宏替代。
. . .
wire [ `WORD : 1] Bus;
. . .
`undef WORD
// 在 `undef 编译指令后 , WORD 的宏界说不再有用 .
ifdef 、 `else 和 `endif
这些编译指令用于条件编译，如下所示：
`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
`endif
在编译进程中，假如已界说了姓名为 WINDOWS 的文本宏，就挑选榜首种参数声明，不然挑选第二种参数阐明。
`else 程序指令关于 `ifdef 指令是可选的。
default_nettype
该指令用于为隐式线网指定线网类型。也便是将那些没有被阐明的连线界说线网类型。
`default_nettype wand
该实例界说的缺省的线网为线与类型。因而，假如在此指令后边的任何模块中没有阐明的连线，那么该线网被假定为线与类型。
include
`include 编译器指令用于嵌入内嵌文件的内容。文件既能够用相对路径名界说，也能够用全路径名界说 , 例如 :
`include . . / . . /primitives.v
编译时，这一行由文件 “../../primitives.v” 的内容替代。
resetall
该编译器指令将一切的编译指令从头设置为缺省值。
`resetall
例如，该指令使得缺省连线类型为线网类型。
timescale
在 Verilog HDL 模型中，一切时延都用单位时刻表述。运用 `timescale 编译器指令将时刻单位与实践时刻相关联。该指令用于界说时延的单位和时延精度。 `timescale 编译器指令格局为：
`timescale time_unit / time_precision
time_unit 和 time_precision 由值 1 、 10 、和 100 以及单位 s 、 ms 、 us 、 ns 、 ps 和 fs 组成。例如：
`timescale 1ns/100ps
表明时延单位为 1ns, 时延精度为 100ps 。 `timescale 编译器指令在模块阐明外部呈现 , 而且影响后边一切的时延值。例如 :
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
// 规则了上升及下降时延值。
endmodule
编译器指令界说时延以 ns 为单位，而且时延精度为 1/10 ns （ 100 ps ）。因而，时延值 5.22 对应 5.2 ns, 时延 6.17 对应 6.2 ns 。假如用如下的 `timescale 程序指令替代上例中的编译器指令 ,
`timescale 10ns/1ns
那么 5.22 对应 52ns, 6.17 对应 62ns 。
在编译进程中， `timescale 指令影响这一编译器指令后边一切模块中的时延值，直至遇到另一个 `timescale 指令或 `resetall 指令。当一个规划中的多个模块带有自身的 `timescale 编译指令时将产生什么？在这种情况下，模仿器总是定位在一切模块的最小时延精度上，而且一切时延都相应地换算为最小时延精度。例如，
`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
endmodule
`timescale 10ns/ 1ns
module TB;
reg PutA, PutB;
wire GetO;
initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endmodule
在这个比如中，每个模块都有自身的 `timescale 编译器指令。 `timescale 编译器指令榜首次应用于时延。因而，在榜首个模块中， 5.22 对应 5.2 ns, 6.17 对应 6.2 ns; 在第二个模块中 5.21 对应 52 ns, 10.4 对应 104 ns, 15 对应 150 ns 。假如仿真模块 TB ，规划中的一切模块最小时刻精度为 100 ps 。因而，一切推迟（特别是模块 TB 中的推迟）将换算成精度为 100 ps 。推迟 52 ns 现在对应 520*100 ps ， 104 对应 1040*100 ps ， 150 对应 1500*100 ps 。更重要的是，仿真运用 100 ps 为时刻精度。假如仿真模块 AndFunc ，因为模块 TB 不是模块 AddFunc 的子模块，模块 TB 中的 `timescale 程序指令将不再有用。
unconnected_drive 和 `nounconnected_drive
在模块实例化中，呈现在这两个编译器指令间的任何未衔接的输入端口或许为正偏电路状况或许为反偏电路状况。
`unconnected_drive pull1
. . .
/* 在这两个程序指令间的一切未衔接的输入端口为正偏电路状况（衔接到高电平） */
`nounconnected_drive
`unconnected_drive pull0
. . .
/* 在这两个程序指令间的一切未衔接的输入端口为反偏电路状况（衔接到低电平） */
`nounconnected_drive
celldefine 和 `endcelldefine
这两个程序指令用于将模块标记为单元模块。它们表明包括模块界说，如下例所示。
`celldefine
module FD1S3AX (D, CK, Z) ;
. . .
endmodule
`endcelldefine
某些 PLI 例程运用单元模块。
值调集
Verilog HDL 有下列四种根本的值：
1) 0 ：逻辑 0 或 “ 假 ”
2) 1 ：逻辑 1 或 “ 真 ”
3) x ：不知道
4) z ：高阻
留意这四种值的解说都内置于言语中。如一个为 z 的值总是意味着高阻抗，一个为 0 的值一般是指逻辑 0 。
在门的输入或一个表达式中的为 “z” 的值一般解说成 “x” 。此外， x 值和 z 值都是不分大小写的，也便是说，值 0x1z 与值 0X1Z 相同。 Verilog HDL 中的常量是由以上这四类根本值组成的。
Verilog HDL 中有三类常量：
1) 整型
2) 实数型
3) 字符串型
下划线符号（ _ ）能够随意用在整数或实数中，它们就数量自身没有含义。它们能用来进步易读性；仅有的约束是下划线符号不能用作为首字符。
整型数
整型数能够按如下两种方法书写：
1) 简略的十进制数格局
2) 基数格局
1. 简略的十进制格局
这种方法的整数界说为带有一个可选的 “+” （一元）或 “ － ” （一元）操作符的数字序列。下面是这种简易十进制方法整数的比如。
32 十进制数 32
－ 15 十进制数－ 15
这种方法的整数值代表一个有符号的数。负数可运用两种补码方法表明。因而 32 在 5 位的二进制方法中为 10000 ，在 6 位二进制方法中为 110001 ；－ 15 在 5 位二进制方法中为 10001 ，在 6 位二进制方法中为 110001 。
2. 基数表明法
这种方法的整数格局为：
[size ] ‘base value
size 界说以位计的常量的位长； base 为 o 或 O （表明八进制）， b 或 B （表明二进制）， d 或 D （表明十进制）， h 或 H （表明十六进制）之一； value 是根据 base 的值的数字序列。值 x 和 z 以及十六进制中的 a 到 f 不区别大小写。
下面是一些详细实例：
5’O37 5 位八进制数
4’D2 4 位十进制数
4’B1x_01 4 位二进制数
7’Hx 7 位 x( 扩展的 x), 即 xxxxxxx
4’hZ 4 位 z( 扩展的 z) , 即 zzzz
4’d-4 不合法：数值不能为负
8’h 2 A 在位长和字符之间 , 以及基数和数值之间答应呈现空格
3’b001 不合法 : ` 和基数 b 之间不答应呈现空格
(2+3)’b10 不合法 : 位长不能够为表达式
留意， x （或 z ）在十六进制值中代表 4 位 x （或 z ），在八进制中代表 3 位 x （或 z ），在二进制中代表 1 位 x （或 z ）。
基数格局计数方法的数一般为无符号数。这种方法的整型数的长度界说是可选的。假如没有界说一个整数型的长度，数的长度为相应值中界说的位数。下面是两个比如：
‘o721 9 位八进制数
‘hAF 8 位十六进制数
假如界说的长度比为常量指定的长度长，一般在左面填 0 补位。可是假如数最左面一位为 x 或 z ，就相应地用 x 或 z 在左面补位。例如：
10’b10 左面添 0 占位 , 0000000010
10’bx0x1 左面添 x 占位 ,xxxxxxx0x1
假如长度界说得更小，那么最左面的位相应地被切断。例如：
3’b1001_0011 与 3’b011 持平
5’H0FFF 与 5’H1F 持平
？字符在数中能够替代值 z 在值 z 被解说为不分大小写的情况下进步可读性（拜见第 8 章）。
实数
实数能够用下列两种方法界说：
1) 十进制计数法；例如
2.0
5.678
11572.12
0.1
2. // 不合法：小数点两边有必要有 1 位数字
2) 科学计数法； 这种方法的实数举例如下：
23_5.1e2 其值为 23510.0; 疏忽下划线
3.6E2 360.0 (e 与 E 相同 )
5E － 4 0.0005
Verilog 言语界说了实数怎么隐式地转换为整数。实数经过四舍五入被转换为最附近的整数。
42.446 ， 42.45 转换为整数 42
92.5, 92.699 转换为整数 93
－ 15.62 转换为整数－ 16
－ 26.22 转换为整数－ 26
字符串
字符串是双引号内的字符序列。字符串不能分红多行书写。例如 :
INTERNAL ERROR
REACHED － >HERE
用 8 位 ASCII 值表明的字符可看作是无符号整数。因而字符串是 8 位 ASCII 值的序列。为存储字符串 “INTERNAL ERROR” ，变量需求 8*14 位。
reg [1 : 8*14] Message;
. . .
Message = INTERNAL ERROR
反斜线 ( ) 用于对确认的特别字符转义。
n 换行符
t 制表符
\ 字符 自身
字符
206 八进制数 206 对应的字符
