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PCB规划技能问答精粹

于混合电路PCB材质选择及布线注意事项问:在当今无线通信设备中,射频部分往往采用小型化的室外单元结构,而室外单元的射频部分、中频部分,以及对室外单元进行监控的低频电路部分往往部署在同一PCB上。请问,

于混合电路PCB原料挑选及布线留意事项

问:在当今无线通信设备中,射频部分往往选用小型化的室外单元结构,而室外单元的射频部分、中频部分,以及对室外单元进行监控的低频电路部分往往布置在同一PCB上。请问,对这样的PCB布线在原料上有何要求?怎么防止射频、中频以及低频电路彼此之间的搅扰?

答:混合电路规划是一个很大的问题,很难有一个完美的处理方案。一般射频电路在体系中都作为一个独立的单板进行布局布线,乃至会有专门的屏蔽腔体。并且射频电路一般为单面或双面板,电路较为简略,所有这些都是为了削减对射频电路散布参数的影响,进步射频体系的一致性。相关于一般的FR4原料,射频电路板倾向与选用高Q值的基材,这种材料的介电常数比较小,传输线散布电容较小,阻抗高,信号传输时延小。

在混合电路规划中,尽管射频,数字电路做在同一块PCB上,但一般都分红射频电路区和数字电路区,别离布局布线。之间用接地过孔带和屏蔽盒屏蔽。

关于输入、输出端接的办法与规矩

问:现代高速PCB规划中,为了确保信号的完整性,常常需求对器材的输入或输出端进行端接。请问端接的办法有哪些?选用端接的办法是由什么要素决议的?有什么规矩?

答:端接(terminal),也称匹配。一般依照匹配方位分有源端匹配和终端匹配。其间源端匹配一般为电阻串联匹配,终端匹配一般为并联匹配,办法比较多,有电阻上拉,电阻下拉,戴维南匹配,AC匹配,肖特基二极管匹配。匹配选用办法一般由BUFFER特性,拓普状况,电平品种和判定办法来决议,也要考虑信号占空比,体系功耗等。数字电路最要害的是时序问题,加匹配的意图是改善信号质量,在判定时刻得到能够确认的信号。关于电平有用信号,在确保树立、坚持时刻的前提下,信号质量安稳;对延有用信号,在确保信号延单调性前提下,信号改变延速度满足要求。

在处理布线密度时应留意哪些问题?

问:在电路板尺度固定的状况下,假如规划中需求包容更多的功用,就往往需求进步PCB的走线密度,可是这样有或许导致走线的彼此搅扰增强,一起走线过细也使阻抗无法下降,请问在高速(>100MHz)高密度PCB规划中有哪些技巧?

答:在规划高速高密度PCB时,串扰(crosstalk interference)的确是要特别留意的,由于它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下供给几个留意的当地: 1.操控走线特性阻抗的接连与匹配。 2.走线间隔的巨细。一般常看到的间隔为两倍线宽。能够透过仿真来知道走线间隔对时序及信号完整性的影响,找出可容忍的最小间隔。不同芯片信号的成果或许不同。 3.挑选恰当的端接办法。 4.防止上下相邻两层的走线方向相同,乃至有走线正好上下重迭在一起,由于这种串扰比同层相邻走线的景象还大。 5.运用盲埋孔(blind/buried via)来添加走线面积。可是PCB板的制作本钱会添加。在实践执行时的确很难到达彻底平行与等长,不过仍是要尽量做到。除此以外,能够预留差分端接和共模端接,以平缓对时序与信号完整性的影响。

关于PCB规划中的阻抗匹配问题

问:在高速PCB规划时为了防止反射就要考虑阻抗匹配,但由于PCB的加工工艺约束了阻抗的接连性而仿真又仿不到,在原理图的规划时怎样来考虑这个问题?别的关于IBIS模型,不知在那里能供给比较精确的IBIS模型库。咱们从网上下载的库大多数都不太精确,很影响仿真的参阅性。

答:在规划高速PCB电路时,阻抗匹配是规划的要素之一。而阻抗值跟走线办法有肯定的联系, 例如是走在表面层(microstrip)或内层(stripline/double stripline),与参阅层(电源层或地层)的间隔,走线宽度,PCB原料等均会影响走线的特性阻抗值。也便是说要在布线后才干确认阻抗值。一般仿真软件会因线路模型或所运用的数学算法的约束而无法考虑到一些阻抗不接连的布线状况,这时分在原理图上只能预留一些terminators(端接),如串联电阻等,来平缓走线阻抗不接连的效应。真实底子处理问题的办法仍是布线时尽量留意防止阻抗不接连的发生。 IBIS模型的精确性直接影响到仿真的成果。基本上IBIS可看成是实践芯片I/O buffer等效电路的电气特性材料,一般可由SPICE模型转化而得 (亦可选用丈量, 但约束较多),而SPICE的材料与芯片制作有肯定的联系,所以相同一个器材不同芯片厂商供给,其SPICE的材料是不同的,从而转化后的IBIS模型内之材料也会随之而异。也便是说,假如用了A厂商的器材,只要他们有才能供给他们器材精确模型材料,由于没有其它人会比他们更清楚他们的器材是由何种工艺做出来的。假如厂商所供给的IBIS不精确, 只能不断要求该厂商改善才是底子处理之道。

关于高速PCB规划中的EMC、EMI问题

问:在高速PCB规划时咱们运用的软件都只不过是对设置好的EMC、EMI规矩进行检查,而规划者应该从那些方面去考虑EMC、EMI的规矩?怎样设置规矩?

答:一般EMI/EMC规划时需求一起考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(30MHz). 所以不能只留意高频而疏忽低频的部分. 一个好的EMI/EMC规划有必要一开始布局时就要考虑到器材的方位, PCB迭层的组织, 重要联机的走法, 器材的挑选等, 假如这些没有事前有较佳的组织, 过后处理则会得不偿失, 添加本钱. 例如时钟发生器的方位尽量不要接近对外的连接器, 高速信号尽量走内层并留意特性阻抗匹配与参阅层的接连以削减反射, 器材所推的信号之斜率(slew rate)尽量小以减低高频成分, 挑选去耦合(decoupling/bypass)电容时留意其频率响应是否契合需求以下降电源层噪声. 别的, 留意高频信号电流之回流途径使其回路面积尽量小(也便是回路阻抗loop impedance尽量小)以削减辐射. 还能够用切割地层的办法以操控高频噪声的规模. 最终, 恰当的挑选PCB与外壳的接地址(chassis ground)。

关于高速差分信号的布线技巧

问:在pcb上接近平行走高速差分信号线对的时分,在阻抗匹配的状况下,由于两线的彼此耦合,会带来许多优点。可是有观念以为这样会增大信号的衰减,影响传输间隔,为什么?我在一些大公司的评价板上看到高速布线有的尽量接近且平行,而有的却有意的使两线间隔忽远忽近,哪一种作用会更好?我的信号1GHz以上,阻抗为50欧姆。在用软件核算时,差分线对也是以50欧姆来核算吗?仍是以100欧姆来算?接纳端差分线对之间可否加一匹配电阻?

答:会使高频信号能量衰减的原因一是导体自身的电阻特性(conductor loss), 包含集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论剖析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 依据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论剖析我并没有看过, 所以我无法谈论。 对差分对的布线办法应该要恰当的接近且平行。 所谓恰当的接近是由于这间隔会影响到差分阻抗(differential impedance)的值, 此值是规划差分对的重要参数。 需求平行也是由于要坚持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时刻延迟(timing delay)。 差分阻抗的核算是 2(Z11 – Z12), 其间, Z11是走线自身的特性阻抗, Z12是两条差分线间由于耦合而发生的阻抗, 与线距有关。 所以, 要规划差分阻抗为100欧姆时, 走线自身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。 接纳端差分线对间的匹配电阻一般会加, 其值应等于差分阻抗的值。 这样信号质量会好些。

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