前史
Verilog HDL 是硬件描绘言语的一种，用于数字电子体系规划。该言语是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 创始的。 Phil Moorby 后来成为 Verilog － XL 的首要规划者和 Cadence 公司（ Cadence Design System ）的第一个合伙人。在 1984-1985 年间， Phil Moorby 规划出第一个名为 Verilog-XL 的仿真器； 1986 年，他对 Verilog HDL 的开展又一次作出了巨大贡献 —— 提出了用于快速门级仿真的 XL 算法。
跟着 Verilog-XL 算法的成功， Verilog HD 言语得到迅速开展。 1989 年， Cadence 公司收买 GDA 公司， Verilog HDL 言语成为了 Cadence 公司的私有财产。 1990 年， Cadence 公司决议揭露 Verilog HDL 言语，并成立了 OVI （ Open Verilog International ）安排，并担任促进 Verilog HDL 言语的开展。根据 Verilog HDL 的优越性， IEEE 于 1995 年拟定了 Verilog HDL 的 IEEE 规范，即 Verilog HDL1364-1995 ； 2001 年发布了 Verilog HDL1364-2001 规范。
规划流程
现在的数字电路体系规划特别大，要规划这么大一个体系，一般都是由总规划师把整个硬件规划使命划分红若干个部分，编出相应的模型（行为的或许结构的），经过仿真加以验证后，再把各个模块分配给下面的工程师。下面的工程师再细化手中的作业。这样能够把一个大的体系分红许多的小体系分隔由多人规划，然后进步规划的速度和缩短开发周期。并且有的部分能够使用 IP 核（一些老练的商业模块）的使用权，更为有用的开发。这样的一个规划概念叫做自顶向下（ TOP-DOWN ）。
自顶向下的规划便是从体系级开端，把体系分红若干个根本单元，然后把这些根本单元化分红下一层次的根本单元，一向这样下去，一向能够用 EDA 元件库中的根本元件完结。
Verilog HDL 的规划流程 一般是：
1 ． 文本修改：用任何文本修改器都能够进行，也能够用专用的 HDL 修改环境。一般 Verilog HDL 文件保存为 .v 文件。
2 ． 功用仿真：将文件调入 HDL 仿真软件进行功用仿真，查看逻辑功用是否正确（也叫前仿真，对简略的规划能够越过这一步，只要在布线完结之后，才进行时序仿真）。
3 ． 逻辑归纳：将源文件调入逻辑归纳软件进行归纳，即把言语归纳成最简的布尔表达式。逻辑归纳软件会生成 .edf （ EDIF ）的 EDA 工业规范文件。（最好不必 MAX+PLUS II 进行归纳，由于只支撑 VHDL/Verilog HDL 的子集）
4 ． 布局布线：将 .edf 文件调入 PLD 厂家供给的软件中进行布线，即把规划好的逻辑安放到 CPLD/FPGA 内。
5 ． 时序仿真：需求使用在布局布线中取得的准确参数，用仿真软件验证电路的时序（也叫后仿真）。
