提出了一种高效并行的二维离散提高小波(DWT)改换结构，该结构只需要7 行数据缓存，即可完成行和列方向一起进行滤波改换。选用一种根据CSD 编码和优化的移位加操作完成常系数乘法器，整个小波改换刺进多级流水线寄存器，加快了处理速度。用VHDL规划可主动验证的testbench,经过matlab+modelsim联合仿真能便利有效地对IP 核进行验证。此IP核具有3个可装备参数，分别为图画尺度、位宽、小波改换的级数，可便利重用。该IP 核已经在XC2VP20 FPGA 上完成，并能安稳作业在60MHz 时钟频率下，其处理512×5128bit 图画的速度可达240 帧/s，完全能满意高速图画实时处理要求。
根据FPGA+的二维提高小波改换IP核规划.pdf
