您的位置 首页 FPGA

一种根据每周期两位转化的流水线逐次迫临ADC

随着半导体制造工艺的革新与芯片供电电压的下降,高性能的模数转换器设计面临新的挑战。传统的逐次逼近SAR模数转换器与流水线Pipelined模数转化器难以实现高转化速率、高精度与低功耗的性能指标,常常需

作者 何沁 电子科技大学 微电子与固体电子学院(四川 成都 610054)

  何沁(1993-),女,硕士,研讨方向:SOC/SIP体系芯片技能。

摘要:跟着半导体制作工艺的改造与芯片供电电压的下降,高功用的模数转化器规划面对新的应战。传统的逐次迫临SAR模数转化器流水线Pipelined模数转化器难以完结高转化速率、高精度与低功耗的功用方针,常常需求献身某个方针来满意其他要求。针对传统模数转化器电路结构在精度、转化速率以及功耗方面的不足之处,提出了一种依据每周期两位转化的流水线逐次迫临12位5兆的ADC,选用两级流水线结构,第二级选用每周期两位量化的SAR模数转化器完结,能够充分使用输入电压幅值较小的特色,完结全体电路功用的优化,终究可在5兆的采样速度下到达前仿11.63位的有效位数。

0 导言

  近年来,计算机、通讯和多媒体技能飞速发展,全球高新范畴的数字化程度不断加深,在许多电子体系中都需求用到模数转化器来将电压、电流等模拟信号转化为数字编码后再进行处理,以使用大规模数字集成电路强壮的数据处理才能。

  跟着半导体制作工艺的改造与芯片供电电压的下降,高功用的模数转化器规划面对新的应战。文献[1]中标明传统的逐次迫临SAR模数转化器与流水线Pipelined模数转化器难以完结高转化速率、高精度和低功耗的功用方针,常常需求献身某个方针来满意其他要求。

  传统的SAR模数转化器由比较器、数模转化器和数字操控逻辑组成[2]。数字操控逻辑依据比较器的输出成果顺次决议输出编码每一位的值。使用逐次迫临的二分算法方法每次转化都需求N个量化周期,阅历N次比较,其转化速率受到了很大的约束[3]。除此之外,传统的SAR模数转化器只使用了比较器输出的电压比较成果而疏忽了比较器能够供给的其他信息,使得每次量化只能单位进行,这也严峻约束了SAR模数转化器的转化速率[4]

  传统的流水线Pipelined模数转化器归于多级转化器[5],每一级都有采样坚持电路,并有一个级间扩大器对本级的量化余量进行扩大,再输出给后级作进一步的量化。采样坚持电路使得在一个周期内只需每个流水线级别离完结量化与残差扩大,而无需整个转化器一次性完结转化,因而转化速率不会跟着级数的添加而下降,但由于需求用到增益准确的级间扩大器,全体功耗较大,特别是在低压短沟道的先进工艺下,完结高增益的运算扩大器用以规划增益安稳的反应网络显得愈加困难[6]

  针对传统模数转化器电路结构在精度、转化速率以及功耗方面的不足之处,本文提出了一种依据电压域与时域结合量化的流水线逐次迫临的12位5兆的ADC,选用两级流水线结构,第二级选用电压域与时域结合量化的SAR模数转化器完结,能够充分使用输入电压幅值较小的特色,完结全体电路功用的优化。

1 原理剖析

  为了完结ADC电路的全体功用进步,选用的依据电压域与时域结合量化的流水线逐次迫临ADC包括榜首级ADC、第二级ADC和级间单位增益缓冲器。

  1.1 体系架构

  相较于传统结构,提出了一种具有立异性的全体体系架构,如图1所示,包括榜首级传统SAR ADC,第二级电压域与时域结合量化SAR ADC和单位增益缓冲器,榜首级SAR ADC的输入端衔接输入信号,其榜首级输出端输出ADC的高位量化成果,第二级输出端输出ADC 的低位量化成果,榜首级量化成果和第二级量化成果作为终究输出码字顺次编码后得到终究量化成果。

  第二级每周期两位量化的SAR ADC如图2所示,包括时域基准的模数转化器、电压域基准的模数转化器和数字逻辑操控模块。时域基准的模数转化器(图2中201)包括榜首比较器和N位的榜首电容阵列,榜首电容阵列上极板别离衔接榜首比较器的正负输入端,电容下极板经过开关衔接地电位、共模电位或基准电位。电压域基准的模数转化器(图2中202)包括第二比较器和N位的第二电容阵列,第二电容阵列上极板别离衔接第二比较器的正负输入端,电容下极板经过开关衔接地电位、第二级ADC的输入信号或基准电压。数字逻辑操控模块的输入衔接榜首比较器和第二比较器的输出端,其输出作为第二级ADC的量化成果输出。

  1.2 量化进程剖析

  如图3所示的时序图,本论文叙说的ADC经过两级流水线的方法完结量化,每一级ADC为逐次迫临模数转化器。榜首级ADC依照传统SAR的作业方法进行逐次迫临,每个周期量化1位,阅历采样、量化和缓冲坚持的进程。第二级ADC使用电压域与时域相结合的方法完结每个周期量化2位,进步了电路转化的速率。榜首级ADC和第二级ADC经过流水线的作业方法完结了在一起间内的量化,进步了全体的转化速率,本文中选用两级SAR而不是全体流水线的完结方法,考虑到SAR模数转化器的低功耗特性,这也会下降整个电路的功耗。输入信号经过榜首级量化,信号的起伏在逐次迫临中不断减小。与此相对应的比较器的输出延时跟着比较器输入电压幅值的减小而呈指数增大,而比较时刻随幅值的改变差异越大,比较的精度也越高。使用这样一个特性,不需将榜首级量化后的残差电压进行扩大,只需级联一个单位增益缓冲器将榜首级的输出电压传递到第二级作为输入电压即可,这进一步下降了全体电路功耗以及进步了线性度。

  本文中榜首级ADC选用4位有效位数的模塑转化器,而第二级ADC选用8位精度的模数转化器来完结5兆的转化率。值得阐明的是,第二级ADC中电压域基准模数转化器的衔接方法与传统SAR模数转化器的衔接方法共同,而时域基准模数转化器的最高位电容下极板一直接地电位,相应的第三位、第五位、第七位电容下极板也一直接地电位,除此之外的其他%&&&&&%下极板会经过开关别离衔接基准电压、地电位和共模电位,这个数模转化器的作用是在量化进程中次序地供给1/4VREF、1/16VREF、1/32VREF、1/64VREF的电压幅值。以榜首次量化来详细阐明,如图4所示,榜首比较器的每一位输出成果包括两位信息,一位是输入电压与参阅电压的比较成果,别的一位是与输入电压巨细相关的输出延时时刻1。当添加一个相同的第二比较器,输入电压差为每个周期的参阅电压的1/4时,第二比较器的输出时刻延时0便是每个比较周期的基准时刻。将该时刻与榜首比较器的延时时刻1做比较能够判别榜首比较器的输入电压压差与1/4VREF的巨细联系,从而将每次量化分为4个区间,完结两位的量化。

2 仿真验证

  经过对该ADC进行仿真,依据TSMC 65 nm工艺,经过Cadence软件验证。

  图5为输入正弦信号时电路的输出成果。能够看出,输出的量化成果呈现为阶梯状的正弦信号,与输入信号的周期性大致相同。对输出成果进行采样取点再做FFT剖析可得到如图6所示的ADC全体功用,有效位数ENOB可到达11.63位,无杂散动态规模SFDR可到达85.8 dB,信号噪声失真比SNDR为72.8 dB。

  表1为各个工艺角下电路的相关数据。由表中数据可见,ADC的有效位数在各个工艺角下都能够到达11位以上,最差的ss角下也为11.24位。

  由仿真验证可知,在各个工艺角下该ADC电路正常作业,可在5兆的采样速度下完结模数转化功用而且到达高于11位的有效位数。

3 定论

  在TSMC工艺下,完结了一种依据电压域与时域结合量化的流水线逐次迫临12位5兆的ADC的规划。由电路的仿真验证成果可知,电路功用正常,契合规划方针。该电路的在tt工艺角下可到达11.63位的有效位数。该电路选用TSMC工艺,可集成于芯片内部,完结模拟信号对数字信号的转化。

  参阅文献:

  [1]Z. Cao, et al., “A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 μm CMOS,” IEEE J. Solid-State Circuits, vol. 44, no. 3, pp. 862–873, Mar. 2009.

  [2]H.Hong, et al., “26.7 A 2.6b/cycle-Architecture-Based 10b 1.7GS/s 15.4mW 4x-Time-Interleaved SAR ADC with a Multistep HardwareRetirement Technique,” IEEE ISSCC Digest of Technical Papers, pp. 470–472, Feb. 2015.

  [3]L. Kull et al., “A 3.1 mW 8b 1.2 GS/s single-channel asynchronous SAR ADC with alternate comparators for enhanced speed in 32 nm digital SOI CMOS,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3049–3058,Dec. 2013.

  [4]F.Ren,D. Markovic, “A configurable 12-to-237 KS/s 12.8 mW sparseapproximation engine for mobile ExG data aggregation,” in Proc. IEEE ISSCC, 2016, pp. 68–78.

  [5]M.Trakimas, R. D. Angelo, S. Aeron, T. Hancock, and S. Sonkusale, “A compressed sensing analog-to-information converter with edge-triggered SAR ADC core,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 60, no. 5,pp. 1135–1148, May 2013.

  [6]M. Saberi and R. Lotfi, “Segmented Architecture for Successive Approximation Analog-to-Digital Converters,” Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, vol. 22, no. 3, pp. 593–606,March 2014.

  本文来源于《电子产品世界》2018年第7期第55页,欢迎您写论文时引证,并注明出处。

声明:本文内容来自网络转载或用户投稿,文章版权归原作者和原出处所有。文中观点,不代表本站立场。若有侵权请联系本站删除(kf@86ic.com)https://www.86ic.net/fangan/fpga/157520.html

为您推荐

联系我们

联系我们

在线咨询: QQ交谈

邮箱: kf@86ic.com

关注微信
微信扫一扫关注我们

微信扫一扫关注我们

返回顶部