在通讯基础设施中，毫轻轻蜂窝和轻轻蜂窝的鼓起推进基站向更小型化方向开展，这对数字基带、存储器、RF收发器和功率放大器的供电提出了杂乱要求，有必要在最小的面积中供给最高的功率密度，如图1所示。典型的小蜂窝体系需求密度十分高的电源，它能以快速瞬变呼应运送大电流以便为数字基带供电，一起运用低噪声、低压差调理器（LDO）为AD9361 RF捷变收发™、温度补偿晶体振荡器（TCXO）和其他噪声要害电源轨供电。将开关稳压器的开关频率设置到要害RF频段以外可下降噪声，而且同步开关稳压器可保证拍频不影响RF功用。下降数字基带的内核电压（VCORE）可将低功耗形式的功耗降至最低，电源时序操控则可保证数字基带在RF收发器使能之前上电并运转。数字基带与电源办理之间的I2C接口答应改动降压调理器的输出电压。为进步可靠性，电源办理体系能够监控其本身的输入电压和芯片温度，向基带处理器陈述任何毛病。
图1. 小型基站需求多种电源
相同，医疗和仪器设备（如便携式超声设备和手持式仪器）的趋势也是尺度越来越小，要求在更小的面积上以更有用的方法为FPGA、处理器和存储器供电，如图2所示。典型的FPGA和存储器规划需求密度十分高的电源，它能以快速瞬变呼应运送大电流以便为内核和I/O电源轨供电，一起经过低噪声轨为锁相环（PLL）等片内模仿电路供电。电源时序至关重要，应保证FPGA在存储器使能之前上电并运转。带精细使能输入和专用电源杰出输出的稳压器支撑电源时序操控和毛病监控。电源规划师一般期望将同一电源IC用在不同运用中，因而，有必要能够改动电流限值。这种规划重用可大幅缩短产品上市时刻——任何新产品开发流程中的要害要素之一。
图2. 为依据FPGA的体系供电
考虑具有1路12 V输入和5路输出的FPGA的多轨电源办理常见规划标准：
内核电轨：1.2 V （4 A）
辅佐电轨：1.8 V （4 A）
I/O电轨：3.3 V （1.2 A）
DDR存储器电轨：1.5 V （1.2 A）
时钟电轨：1.0 V （200 mA）
典型的分立计划如图3a所示，4个开关稳压器衔接到12 V输入轨。一个开关稳压器的输出预调理LDO以下降功耗。另一种方法如图3b所示，运用一个稳压器将12 V输入降压至5 V中心轨，然后再经调理以发生所需的各个电压。该计划的本钱较低，但由于选用两级电源转化，功率也较低。在以上两种计划中，各稳压器都有必要独立使能，因而，或许需求一个专用电源时序操控器来操控电源的时序。噪声或许也是一个问题，除非一切开关稳压器都能同步以下降拍频。
图3. （a） 分立稳压器规划，（b） 备选分立稳压器规划
集成解决计划完成高功率、小尺度
将多个降压调理器和LDO集成到单个封装中，可明显缩小电源办理规划的整体尺度。此外，与传统分立计划比较，智能型集成解决计划具有许多优势。削减分立元件数目可大幅下降规划的本钱、杂乱度和制作本钱。集成电源办理单元（PMU）ADP5050 和 ADP5052 可在单个%&&&&&%中完成一切这些电压和功用，所用PCB面积和元件大幅削减。
为了最大程度地进步功率，去除预调理器级，各降压调理器均直接从12 V电压供电（类似于图3a）。降压调理器1和2具有可编程电流限值（4 A、2.5 A或1.2 A），因而电源规划师能够快速轻松地为新规划改动电流，大大缩短开发时刻。LDO可从1.7 V至5.5 V电源供电。在本例中，其间一个降压调理器的1.8 V输出为LDO供电，供给低噪声1 V电源轨用于噪声灵敏的模仿电路。
开关频率fSW由电阻RRT设置，规模是250 kHz到1.4 MHz。灵敏的开关频率规模使得电源规划师能够优化规划，下降频率以完成最高功率，或许进步频率以完成最小的整体尺度。图4显现了fSW 与 RRT之间的联系。RRT的值可经过下式核算：
RRT = （14822/fSW）1.081，R的单位为kΩ，f的单位为kHz。
图4. 开关频率与RRT的联系
某些规划中，两者都很重要：对较高电流轨运用较低的开关频率以供给最高电源功率，对较低电流轨运用较高的开关频率以缩小电感尺度和完成最小的PCB面积。ADP5050的主开关频率具有二分频选项，能够以两种频率作业，如图5所示。降压调理器1和3的开关频率可经过I2C端口设置为主开关频率的一半。
图5. ADP5050对高电流轨运用低开关频率以进步功率，对低电流轨运用高开关频率以缩小电感尺度
电源时序操控
如图6所示，ADP5050和ADP5052经过四个特性来简化运用FPGA和处理器的运用的电源时序操控：精细使能输入、可编程软发动、电源杰出输出和有源输出放电开关。
精细使能输入： 每个稳压器，包含LDO在内，都有一个带0.8 V精细基准电压的使能输入（图6-1）。当使能输入的电压大于0.8 V时，稳压器使能；当该电压小于0.725 V时，稳压器禁用。内部1 MΩ下拉电阻可防止该引脚悬空时发生过错。运用精细使能阈值电压，很简单操控器材内的电源时序，运用外部电源时也相同。例如，降压调理器1设置为5 V时，能够运用一个电阻分压器来设置准确的4.0 V跳变点以使能降压调理器2，依此类推为一切输出设置准确的上电时序。
可编程软发动：软发动电路以可控方法缓慢进步输出电压，然后约束浪涌电流。软发动引脚衔接到 VREG时，软发动时刻设置为2 ms；在软发动引脚与 VREG和地之间衔接一个电阻分压器时，软发动时刻可进步至8 ms（图6-2）。为了支撑特定发动序列或具有大输出电容的值，或许需求这种装备。软发动的可装备才干和灵敏性使大型杂乱的FPGA以及处理器能以安全可控的方法上电。
1. 精细使能阈值高于0.8V使能稳压器，低于0.72V（迟滞）则关断稳压器。2. 可编程软发动各通道上的不同软发动可编程为2ms、4ms、8ms。
3. PWRGD输出CH1到CH4的所需PWRGDx可经过工厂熔丝或I2C装备。4. 有源输出放电开关能够接通输出放电开关以缩短输出电容的放电周期。
图6. ADP5050和ADP5052简化电源时序操控
电源杰出输出：当所选降压调理器正常作业时，开漏电源杰出输出（PWRGD）变为高电平（图6-3）。电源杰出引脚能够将电源的情况奉告主机体系。默许情况下，PWRGD监控降压调理器1上的输出电压，但也能够定制其它通道来操控PWRGD引脚。各通道的状况（PWRGx位）可经过ADP5050上的I2C接口回读。PWRGx位的逻辑高电平表明调理输出电压高于标称输出的90.5%。当调理输出电压降至其标称输出的87.2%以下并继续50 μs以上时，PWRGx位设为逻辑低电平。PWRGD输出是内部未屏蔽PWRGx信号的逻辑和。内部PWRGx信号有必要为高电平且继续至少1 ms，PWRGD引脚才干变为高电平；假如恣意PWRGx信号发生毛病，则PWRGD引脚毫无推迟地变为低电平。操控PWRGD的通道（通道1至通道4）由工厂熔丝指定，或经过I2C接口设置相应位来指定。
有源输出放电开关： 每个降压调理器均集成一个放电开关，它衔接在开关节点与地之间（图6-4）。当其相关调理器禁用时，开关接通，有助于使输出%&&&&&%快速放电。关于通道1至通道4，放电开关的典型电阻为250 Ω。当调理器禁用时，即便有大容性负载，有源放电开关也会将输出拉至地。这样就能明显进步体系的稳定性，尤其是在周期供电时。
图7所示为典型的上电/关断时序。
图7. 典型的上电/关断时序
I2C 接口
I2C 接口完成了对两个降压调理器输出（通道1和通道4）的高档监控和根本动态电压调整。
输入电压监控：能够监控输入电压是否发生欠压等毛病。例如，将12 V电压施加于输入，I2C接口装备为：假如输入电压低于10.2 V，则触发报警。专用引脚（nINT）上的信号奉告体系处理器问题已呈现，并关断体系以便采纳纠正办法。具有监控输入电压的才干可进步体系可靠性。图8显现了能够设置哪些值来监控ADP5050的输入电压。
图8. 输入欠压检测
结温监控：能够监控结温以判别是否发生过温等毛病。假如结温高于预设值（105°C、115°C或125°C），nINT上就会发生报警信号。与热关断不同的是，此功用发送正告信号而不关断器材。具有监控结温并提示体系处理器留意防止发生体系毛病的才干可进步体系可靠性，如图9所示。
图9. 结温监控
动态电压调整：动态电压调整经过动态下下降功耗形式下通道1和通道4的电源电压来下降体系功耗，它也能够依据体系装备和负载动态改动输出电压。此外，一切四个降压调理器的输出电压均可经过 I2C 接口设置，如图10所示。
图10. ADP5050输出电压选项
低噪声特性
多个特性可下降电源发生的体系噪声。
宽电阻可编程开关频率规模：RT引脚上的电阻可在250 kHz至1.4 MHz的规模内设置开关频率。电源规划师可灵敏地设置开关频率以防止体系噪声频段。
降压调理器相移：降压调理器的相移可经过I2C接口设置。默许情况下，通道1和通道2之间以及通道3和通道4之间的相移为180°，如图11所示。反相操作的优势是输入纹波电流和电源接地噪声更低。
图11. ADP5050/ADP5052的降压调理器相移
图12. 降压调理器的相移可经过I2C接口装备
时钟同步：开关频率可经过SYNC/MODE引脚同步至250 kHz到1.4 MHz的外部时钟。该才干关于RF和噪声敏
