根据FPGA的海量数据收集体系规划

数据存储和收集体系首要由三部分组成，CF卡的存储、FPGA的数据双缓冲器、状况寄存器和A/D转化器组成。

1）CF卡数据存储，其效果是将AD收集到的数据进行存储，当数据容量存储满时，发送满信息。FPGA得到满信息后，中止对数据的收集并提示用户替换CF卡。

2）FPGA首要运用内部的SRAM供给数据输出/输入的双缓冲效果，选用双缓冲的原因是避免数据的溢出和确保数据传输的接连性。当接纳到满信息时，中止AD收集，并做出提示。

3）A/D转化器的效果，是将所要收集的模仿量转化成数字量；经过滤波和扩大后，由FPGA接纳、缓冲、存储至CF卡。高速AD转化器选用的是转化速率为20MHz的MAX1425.

体系作业进程为：体系经过外部一个按键的低电平给数据收集体系一个采样开端操控指令，FPGA依据该指令向AD转化器宣布相应操控信号；因为ADC采样率为20MHz，为和CF卡存储速度相匹配，在FPGA内部生成一个FIFO缓存器。AD转化器在FPGA的ADC接口操控电路操控下，把模仿信号转化成数字信号，并将采样数据存入FPGA内部FIFO缓存。一起FPGA的查询CF卡是否有容量，假如CF卡未满，那么由FPGA的CF卡接口操控逻辑将采样成果从FPGA内部FIFO缓存送入CF卡中。当CF卡的容量到达必定程度后，FPGA宣布满信息，向AD状况机发送中止收集的指令，并提示用户已满。因为把FPGA设置为特定的主动形式，因而FPGA操控AD收集以及把数据送往CF卡间的一切操作不需求外部干涉，然后确保满意的数据传输速率。采样进程中FPGA的CF卡接口操控逻辑顺次取走批量数据。在进行CF卡的数据存储时AD依然继续转化，FPGA内部FIFO也被继续写入转化成果。

体系的硬件由模数转化接口电路、数据存储与传输操控电路和接口电路构成。

2.1模数转化电路规划

模数转化接口电路是整个体系的重要组成部分，它由低通滤波器、多路选择开关和AD转化器构成。在体系中起这个效果的中心器材是AD转化芯片MAX1425.

模仿输入信号别离经过由运放THS4052构成的抗混叠低通滤波器去除高频成分，避免信号发生“混叠现象”。模数转化器MAX4125将模仿信号转化为数字信号。MAX4125的操控信号由FPGA板供给，MAX4125在操控信号的效果下，以恰当的时序完结转化作业。

2.2数据收集与传输操控电路

数据收集与传输操控电路的开发作业首要会集在FPGA上。FPGA担任在CF卡与ADC芯片之间的缓冲与操控。一边与ADC接口，另一边与CF卡接口，发生数据收集、AD转化、FIFO所需的悉数操控信号。完结对传输数据的缓存、读/写操控、时钟、输出使能以及对ADC的操控等功能。

2. 2.1 FPGA内部总体规划

FPGA规划内部结构由FIFO、CF卡操控状况机、ADC接口操控状况机三部分构成。

从数据流向看，数据在ADC接口操控状况机的协调下经过ADC接口送入FPGA的FIFO中，经过FIFO的缓冲后，在CF卡操控状况机的协调下，数据传输到FPGA外的CF卡；当CF卡存储满时，FPGA经过ADC状况机中止AD的收集，并提示用户替换CF卡。

2.2.2数据双缓存器FIFO

FIFO首要由三部分组成：FIFO主体、FIFO读模块、FIFO写模块。FIFO主体部分运用FPGA内部的RAM，经过coregenerator来生成所运用的FIFO.FIFO读模块、FIFO写模块首要接纳外界给出的读写开端与中止脉冲信号，转化为读写恳求信号，给到fifo主体中，一起读写模块会处理接口两头的时钟信号，别离反向后再作为fifo的读写时钟运用。

与CF卡衔接的CF卡接口的数据传输办法是突发的数据块传送，而且数据块的巨细能够设置，每个数据块是用很高的速率传送到CF卡，这样就必须有缓存把AD收集来的数据先存缓存，然后发送到CF卡，进行存储。

2.2.3 FPGA内ADC接口模块规划

MAX4125的操控信号都由FPGA发生。

FPGA的作业时钟为60MHz，该时钟经分频成20MHz供给给MAX4125作为作业时钟，一起也作为FPGA内其他逻辑的作业时钟。由FPGA内状况机操控当CS#为低和ADC_Convst为高，MAX4125进入采样坚持状况。当Clock的第一个上升沿到来，MAX4125开端转化。MAX4125把转化成果放到数据总线上，FPGA开端读入10位数据（FD[15：0]中10一15六位数据线悬空，使数据线和AD的位数匹配）。完结一次转化后，当ADC_Convst再次为高，开端下一轮转化。

2.2.4 FPGA内CF卡接口操控状况机的规划CF卡的拜访办法有三种，别离为I/O形式、Memory形式和True IDE形式。本体系选用TrueIDE形式拜访CF卡。需求留意的是当主机电源一向接通时，拔插CF卡将会使其从本来的True IDE办法重新装备成Memory式。所以要让CF卡一向作业在True IDE形式，需求在电源加电启动时将OE输入信号接地。

当CSEL输入信号接地时，CF卡作业办法为主形式；CSEL输入信号接高电平时。CF卡作业办法为从形式。本体系中将CF卡装备成从形式作业办法。

当选用TruelDE拜访形式作业时，第3位到第10位地址线需求接地，WE信号需求接高电平。

CF卡的数据存储以扇区为基本单位。体系读写CF卡时都是以扇区为单位进行的。为了满意体系对速度和操控接连性的要求，体系的程序规划中，运用FPGA的内部资源拓荒了两块RAM，用于存储一个扇区的数据，这样从CF卡读数据到RAM和将RAM中的数据读到被控体系中就成了两个相对独立的作业进程，这样既运用了CF卡大容鼋的存储特性又运用了FPGA的作业速度快和内部资源丰富的长处。

从CF卡读取一个扇区的数据，首要依据操控指令设定16位作业形式、设置读取的扇区数目、相应地址和拜访模；然后发送读指令（0x20），等候CF卡准备就绪后，从数据寄存器中接连读取一个扇区的数据放入到数据缓冲区。

根据FPGA的海量数据收集体系选用FPGA作为操控器，CF卡作为大容量存储介质。选用FPGA读写CF卡，既运用了FPGA的内部资源丰富和规划便利的长处，一起运用了CF卡容量大、体积小和价格低廉等长处，给出了高效读写CF卡的办法，该办法已成功运用于实践体系中。

本文立异点：用FPGA读写操控CF卡，而且经过用双RAM办法存储数据，运用了FPGA的速度快和能够并行处理数据的长处。大大提高了作业效率。