I2S总线概述
音响数据的收集、处理和传输是多媒体技能的重要组成部分。很多的数字音频体系现已进入消费市场，例如数字音频录音带、数字声响处理器。关于设备和生产厂家来说，规范化的信息传输结构能够进步体系的适应性。I2S(Inter—IC Sound)总线是飞利浦公司为数字音频设备之间的音频数据传输而拟定的一种总线规范，该总线专责于音频设备之间的数据传输，广泛使用于各种多媒体体系。它选用了沿独立的导线传输时钟与数据信号的规划，经过将数据和时钟信号别离，避免了因时差诱发的失真，为用户节省了购买反抗音频颤动的专业设备的费用。
I2S总线规范
在飞利浦公司的I2S规范中，既规则了硬件接口规范，也规则了数字音频数据的格局。I2S有3个首要信号：1.串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数
2. 帧时钟LRCK，(也称WS)，用于切换左右声道的数据。LRCK为“1”表明正在传输的是左声道的数据，为“0”则表明正在传输的是右声道的数据。LRCK的频率等于采样频率。3.串行数据SDATA，便是用二进制补码表明的音频数据。
有时为了使体系间能够更好地同步，还需要别的传输一个信号MCLK，称为主时钟，也叫体系时钟（Sys Clock），是采样频率的256倍或384倍。
串行数据（SD）
I2S格局的信号不管有多少位有用数据，数据的最高位总是呈现在LRCK改动（也便是一帧开端）后的第2个SCLK脉冲处。这就使得接纳端与发送端的有用位数能够不同。假如接纳端能处理的有用位数少于发送端，能够抛弃数据帧中剩下的低位数据；假如接纳端能处理的有用位数多于发送端，能够自行补足剩下的位。这种同步机制使得数字音频设备的互连愈加便利，而且不会形成数据错位。
跟着技能的开展，在一致的 I2S接口下，呈现了多种不同的数据格局。依据SDATA数据相关于LRCK和SCLK的方位不同，分为左对齐（较少运用）、I2S格局（即飞利浦规则的格局）和右对齐（也叫日本格局、一般格局）。
为了确保数字音频信号的正确传输，发送端和接纳端应该选用相同的数据格局和长度。当然，对I2S格局来说数据长度能够不同。
字段（声道）挑选（WS）
指令挑选线表明晰正在被传输的声道。
WS=0，表明正在传输的是左声道的数据。
WS=1，表明正在传输的是右声道的数据。
WS能够在串行时钟的上升沿或许下降沿产生改动，而且WS信号不需要一定是对称的。在隶属设备端，WS在时钟信号的上升沿产生改动。WS总是在最高位传输前的一个时钟周期产生改动，这样能够使隶属设备得到与被传输的串行数据同步的时刻，而且使接纳端存储当时的指令以及为下次的指令铲除空间。
电气规范：
输出电压:
VL <0.4V
VH>2.4V
输入电压
VIL=0.8V
VIH=2.0V
注：现在运用的TTL电平规范，跟着其他IC（LSI）的盛行，其他电平也会支撑。
时序要求：
在I2s总线中，任何设备都能够经过供给必需的时钟信号成为体系的主导设备，而隶属设备经过外部时钟信号来得到它的内部时钟信号，这就意味着有必要注重主导设备和数据以及指令挑选信号之间的传达推迟，总的推迟首要由两部分组成：
外部时钟和隶属设备的内部时钟之间的推迟
内部时钟和数据信号以及指令挑选信号之间的推迟
关于数据和指令信号的输入，外部时钟和内部时钟的推迟不占有主导地位，它仅仅延长了有用的树立时刻(set—up time)。推迟的首要部分是发送端的传输推迟和设置接纳端所需的时刻。
T是时钟周期，Tr是最小答应时钟周期，T>Tr这样发送端和接纳端才干满意数据传输速率的要求。
关于一切的数据速率，发送端和接纳端均宣布一个具有固定的传号空号比(mark—space ratio)的时钟信号，所以t LC和tHC是由T所界说的。 t LC和tHC有必要大于0.35T，这样信号在隶属设备端就能够被检测到。
推迟(tdtr)和最快的传输速度(由Ttr界说)是相关的，快的发送端信号在慢的时钟上升沿或许导致tdtr不能超过tRC而使thtr为零或许负。只要tRC不大于tRCmax的时分(tRCmax>：0.15T)，发送端才干确保thtr大于等于0。
为了答应数据鄙人降沿被记载，时钟信号上升沿及T相关的时刻推迟应该给予接纳端充沛的树立时刻(set-up time)。
数据树立时刻(set-up time)和坚持时刻(hold time)不能小于指定接纳端的树立时刻和坚持时刻。
I2S总线结构装备
跟着WS信号的改动，导出一个WSP脉冲信号，进入并行移位寄存器，然后输出数据被激活。串行数据的默许输入是0，因而一切坐落最低位(LSB)后的数据将被设置为0。
跟着第一个WS信号的改动，WSP在SCK信号的下降沿重规划数器。在“1 out of n”译码器对计数器数值进行译码后，第一个串行的数据(MSB)在SCK时钟信号的上升沿被寄存进入B1，跟着计数器的增加，接下来的数据被顺次寄存进入B2到Bn中。鄙人一个WS信号改动的时分，数据依据WSP脉冲的改动被寄存进入左(声道)锁存器或许右(声道)锁存器，而且将B2一Bn的数据铲除以及计数器重设，假如有冗余的数据则最低位之后的数据将被疏忽。留意：译码器和计数器(虚线内的部分)能够被一个n比特移位寄存器所替代。
IIS总线接口可作为一个编码解码接口与外部8/16位的立体声响频解码电路（CODEC IC）相连，然后完成微唱片和便携式使用。它支撑IIS数据格局和MSB-Justified 数据格局。IIS总线接口为先进先出行列FIFO的拜访供给DMA传输形式来替代中止形式，可一起发送和接纳数据，也可只发送或接纳数据。
