视觉丈量技能是建立在机器视觉研讨基础上的一门新式技能，要点研讨物体的几许尺度及物体的方位、姿势等的丈量。跟着检测节点的增多，视觉丈量体系需求处理的数据量也不断增大，对视觉丈量体系的丈量速度提出了更高的要求，单一的数据处理芯片和次序的数据处理方法现已无法满意现阶段高速视觉丈量体系的规划要求。近几年来，微电子技能和集成电路制作技能的开展，特别是现场可编程门阵列（FPGA）和数字信号处理器（DSP）的开展，为视觉丈量体系中丈量速度的进步供给了新的处理思路和办法。针对不同的丈量方针，规划具有针对性的专用型高速视觉丈量体系是视觉丈量技能开展的一个必然趋势。
1 全体方案规划
高速视觉丈量体系研讨的首要意图是依据计算机视觉的办法对空间快速运动方针的几许尺度、方位及姿势等参数进行丈量，并依据上述参数完结对运动方针的快速实时盯梢。针对被测方针高速运动的特色，体系选用Fillfactory公司出产的LUPA1300型高速CMOS图画传感器作为运动方针的图画收集器，全分辨率下图画数据经过16路并行的输出扩大器输出，数据传输量达590MPixels/s。图画传感器输出的离散模仿像素数据需求经过高速A/D转化器转化后才干成为图画处理体系可以处理的数字信号。图画处理体系经过对图画数据进行图画去噪、增强、边际检测、方针提取等处理，从很多的图画数据中提取出被测运动方针的图画特征，经过接口电路将数据传输至决议计划体系或计算机中。决议计划体系或计算机依据特征数据发生机械组织的操控信号，操控整个视觉丈量体系的运动，完结对高速运动方针的盯梢和检测。本文对高速视觉丈量体系的图画收集和数据处理功用进行了研讨，规划了一种多通道并行的高速视觉丈量体系。该体系选用FPGA和多DSP并行处理相结合的体系结构，充分利用FPGA和DSP在运算速度和数据处理方面的特色，完结对很多图画数据快速实时的数据处理功用。使体系能满意快速运动方针实时、安稳、高速处理的要求。体系全体原理框图如图1所示。
图中，数据收集子体系选用低压差分信号（LVDS）技能处理了并行走线关于电路可靠性的影响及对传输速度和间隔的约束。以FPGA为首要功用芯片的图画预处理子体系，首要完结对高速图画数据的灰度批改、平滑去噪、图画锐化等功用，一起还要承当总线操控、帧存操控等使命。依据多DSP并行处理结构的图画处理子体系首要完结被测方针的边际检测，概括、方位等特征信息的提取等功用。这种多DSP的并行处理结构经过总线衔接一个容量较大的SDRAM作为大局外部存储器，一起各DSP之间也可经过部分总线进行数据传输，便于流水线式或散布式并行算法的完结。
2 数据收集子体系的规划
依据被测方针高速运动的特色和体系规划的实时性要求，整个体系有必要选用高速的图画收集传感器及相应的图画扩大和A/D转化电路，完结对高速运动方针的实时图画收集和数据转化。图2为数据收集子体系原理框图。
2.1 LUPA1300型CMOS图画传感器
现在，图画收集方面运用的图画传感器首要有两种：CCD（Charge Coupled Device）图画传感器和CMOS（Complementary Metal Oxide Semiconductor）图画传感器。比较于CCD而言，CMOS图画传感器具有低成本、低功耗、单电压、无拖影、无光晕、片上集成等长处，而其随机读取的特性，在某些情况下可以大大进步图画收集的速率[1]。虽然CMOS图画传感器还存在着电离环境下暗电流稍大、高分辨率、高性能器材有待于进一步开展等问题，但跟着固体图画技能和%&&&&&%技能的开展，其运用领域必将逐渐扩展。
依据上述的比较和规划的实践要求，本体系决议选用Fillfactory公司出产的LUPA1300型高速CMOS是非图画传感器作为高速运动方针的图画收集器材。该图画传感器是一种同步式快门的有源像素传感器，具有1 280×1 024像素单元阵列、像素尺度为14μm×14μm、全分辨率下的帧速可达450帧/秒（开窗情况下帧速可以更高）。其高帧速经过片上集成的16路并行输出扩大器完结，每个扩大器的像素率均为40MHz，读出次序从左到右，每一路输出扩大器可以驱动10pF的输出%&&&&&%。图3为LUPA1300型CMOS图画传感器的结构原理图。
2.2 A/D转化电路的规划
依据图画传感器的方针，若每个像素为10位，则图画传感器的传输数据量将达5.9Gb/s(1 280×1 024×450×10)。
数据传输或A/D转化时若选用并行走线的传输方法，无疑会对电路的可靠性发生极大影响，并且传输速度和间隔也有极大的约束，以现在的干流存储设备想要到达这么大的数据吞吐量是很困难的。因而,传输进程中有必要采纳新的传输方法。
LVDS（Low Voltage Differential Signaling）是一种低振幅差分信号技能，运用起伏十分低的信号（约350mV）,经过一对差分PCB走线或平衡电缆传输数据。它能以高达数千Mb/s的速度传送串行数据[2]。LVDS具有高速传输才干、低噪声/低电磁搅扰、低功耗等长处，现在现已成为高速I/O接口的首选信号方法。
本文选用Analog Device公司的AD9212芯片作为数据收集子体系A/D转化器材。AD9212是一种八通道LVDS串行A/D转化芯片，采样精度为10位，最高采样频率65MS/s，模仿带宽最高325MHz，片上集成采样坚持电路。2片AD9212芯片即可满意数据收集子体系对数据传输速度和数据量的要求。AD9212芯片对输入信号有着特别的要求，规划进程中选用集成差分运算扩大器AD8334将图画传感器输出的模仿信号扩大，再送入AD9212芯片的信号输入端。一起A/D转化器时钟的好坏对信号的收集也有着显着的影响，因而需求高精度、低颤动的时钟信号。本文选用时钟驱动芯片AD9515作为时钟驱动器，其ADC时钟电路如图4所示。
3 图画预处理的FPGA规划
由于成像条件、噪声等要素的影响，经过数据收集今后的图画数据中包括有很多的噪声，或许导致被测方针图画相关于整幅图画来说比较含糊，使数据处理部分无法从图画数据中提取和处理被测方针特征等问题；一起由于光源和曝光时刻等原因，数据收集今后的图画数据或许存在灰度散布过火会集或整幅图画亮度不行等失真现象，影响了体系的检测精度和剖析成果，不利于被测方针的检测，严峻时或许导致检测失利[3]。因而，在进行被测方针特征提取之前，体系需求将很多的图画数据送入图画预处理子体系进行图画灰度批改、图画平滑去噪、图画锐化等图画预处理，以便于后续的数据处理子体系可以快速地进行被测方针的特征提取和处理。图画预处理进程需求依据不同的丈量方针挑选恰当的图画预处理算法，才干完结整个图画序列的快速灰度批改、去噪和锐化等意图。
图画预处理子体系选用的绝大部分图画预处理算法相对简略，但需求处理的数据量大，且需求较快的数据处理速度，因而选用FPGA芯片作为图画预处理的首要功用芯片，其内部各模块的功用如图5所示，图6为串行数据解串模块仿真图。
4 多DSP并行结构的图画处理子体系规划
图画预处理仅仅是对图画序列进行了一些简略的处理，并未提取出被测方针的实践尺度、方位、概括、姿势等参数信息，因而，图画预处理后的图画数据有必要送入图画处理单元进行进一步的处理。与图画预处理部分的算法比较较，图画处理单元的算法愈加杂乱和更难以完结。由于DSP更适合完结杂乱的算法，因而选用DSP芯片作为图画处理的首要功用芯片。但要完结如此大的运算量和实时性的高要求，单片DSP的运算速度显得无能为力。在这种情况下，本文选用多片DSP并行的体系结构来替代单片DSP芯片完结图画处理功用。实践规划进程中，依据DSP算法的运算量以及体系对实时性的要求，本文挑选4片DSP芯片来一起完结处理使命。图画处理部分的结构框图如图7所示。图中，FPGA首要担任时序操控和帧数据缓存操控等功用，4片DSP芯片作为数据运算处理器来完结图画高速并行处理功用。整个图画处理子体系选用同享总线和依据Link口两种并行结构相结合的并行处理结构，FPGA与DSP芯片之间的数据交换选用同享总线的方法，而各DSP芯片之间的数据交换则由DSP芯片的Link口完结[4]。这种并行总线方法，各DSP芯片既可以独立完结各自的算法程序，也可以进行并行计算，一起完结一个DSP算法。
图8为4个DSP数据运算处理器与单个DSP数据运算处理器的速度比较。由图中可以看出，4个DSP处理器与单个DSP的速度比在3.770～3.969之间，实践运用中，峰值运算速度可以满意图画处理子体系数据处理的要求。
本文针对被测方针高速运动的特色和视觉丈量体系实时性的要求，侧重研讨了高速视觉丈量体系的整个规划和研讨进程，提出了一种依据FPGA和多DSP的图画并行处理结构。依据FPGA和DSP的运算特色，将其别离运用于高速视觉丈量体系的图画预处理和图画处理两个子体系中，并经过实验测验，证明这种并行处理结构可以完结高速视觉丈量体系的处理功用。文中还考虑了图画收集器材的作业特色，选用LVDS技能使整个数据收集部分的可靠性和集成度大大增强，便于后续的图画处理功用的完结。
