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根据FPGA的高分辨率高刷新率图画收集体系规划

基于FPGA的高分辨率高刷新率图像采集系统设计-随着各种高速长时间物理实验要求的不断提高,系统对高速的数据采集模块的需求也越来越高,在许多特殊应用的场合中,系统也需要对大量突发的数据进行采集处理,用FPGA实现的高刷新率高分辨率图像采集系统,用于船载雷达图像记录。该系统由AD、FPGA、SDRAM组成,AD芯片把雷达提供的以VGA接口方式给出的图像信号转换成数字信号,FPGA控制时序通过整页突发的模式写入SDRAM中,并提供了后续处理的接口。

跟着各种高速长期物理试验要求的不断进步,体系对高速的数据收集模块的需求也越来越高,在许多特别运用的场合中,体系也需求对很多突发的数据进行收集处理,用FPGA完成的高刷新率高分辨率图画收集体系,用于船载雷达图画记载。该体系由AD、FPGA、SDRAM组成,AD芯片把雷达供给的以VGA接口办法给出的图画信号转化成数字信号,FPGA操控时序经过整页突发的方法写入SDRAM中,并供给了后续处理的接口。

我国船级社规则从2004年开端,在国内和世界飞行的船只中都有必要安装船载飞行数据记载仪,其间船载雷达图画记载仪是很重要的一部分,船载雷达图画按VGA图画规范输出,其分辨率在640×480-1280×1024之间,刷新率在60-85Hz之间。现在常见的图画收集体系多是针对复合视频信号的收集,或许是针对CCD图画信号的收集。这些图画收集体系并不能满意雷达图画收集的要求,即便少量针对高分辨率高刷新率图画的收集体系也是以核算机板卡的方法呈现,运行时需求一台核算机。

现在一些速度高达1GSPS的依据VME总线的数据收集体系,经过4路,每路收集速度高达250MHz的体系完成1GSPS速度的数据收集。但由于该类体系中没有大容量的数据缓存,因而并不能完成高速长期的数据收集。别的一些体系选用一种依据FPGA,运用多SDRAM作为数据缓存的收集体系。该类体系处理了长期高速收集的问题,能够对频率为100MHz,16bit位宽的数据进行收集。可是由于它选用了多个FIFO来下降SDRAM的作业频率,使得该类体系运用在需求严厉的数据同步的高速图画收集体系中会呈现一些数据难以同步的问题,还有一种PC板卡方法的高分辨率图画收集卡,该体系直接对图画进行紧缩后存储,并经过PCI接口供给给PC,这种方法既不合适船只上狭小的空间,也不能满意船只失事时对数据的维护要求。

本文提出一种高分辨率高刷新率图画收集体系。该体系运用于嵌入式体系中,不只体积小,还处理了数据维护的问题,可用于船载雷达图画记载体系。该体系可支撑对多达4路8bit位宽最高采样率达120MHz的数据通道,或许一路VGA图画信号,可对收集数据进行长期收集存储。详细的接连收集时刻依据体系所选用的SDRAM容量巨细有所改变。该体系还为数据的后续处理供给了ASRAM接口,使得用于缓存数据的SDRAM也可作为后续处理CPU的体系内存。这样既能够进步数据的处理速度,便利后续针对雷达图画的紧缩或许辨认处理,也节省了资源。

收集体系规划

体系剖析及芯片挑选

首要确认体系要求。现在规范规则的VGA分辨率从640×480-1280×1024之间可调,刷新率为60-80Hz可调。体系应能承受最高状况为分辨率1280×1024,刷新率60Hz。在这种状况下,图画像素点频率为:1280×1024×60=75MHz。

VGA是用于给显现器等模仿设备供给图画信号的模仿接口。它有RGB3个模仿信号重量以及行场同步信号,其间行场同步信号是契合TTL电平的脉冲信号。由于模仿的VGA信号中包括有场同步时刻和行同步时刻及消隐时刻,因而当图画为1280×1024@60Hz的状况下,AD转化后像素点频率要比实践算出来的75MHz还高。这么高的采样率关于AD提出了很高的要求。因而选用Analog Device公司的芯片。AD芯片具有3路采样精度为8bit的通道,最高采样率为140MSPS,具有300M的模仿带宽,而且专门对核算机及作业站图画接口进行了优化,最高可满意对分辨率为1280×1024,刷新率为75Hz的视频进行采样。

由于AD的采样率比较高,相应的输出数据率很也高。在体系要求的最高状况下,象素点频率为108MHz,相应的数据率为324Mbit/s(RGB3个重量,每个重量8bit)。一起,由于收集的是图画数据,因而体系对行同步要求比较高,由于假如在某一行的图画数据中丢掉了某一个或多个点的数据,整个图画就会发生歪斜,如图1所示。图a为正确收集后得图画,没有发生歪斜;图b为行收集数据小于显现的水平分辨率;图c为行收集数据大于显现的水平分辨率。因而需求对每行的数据进行突发存储,确保数据不丢掉。突发的长度为图画的水平分辨率。

依据FPGA的高分辨率高刷新率图画收集体系规划

从上面的剖析可知,AD后数据的及时存储要求很高,在极点条件下体系有必要以110MHz左右的频率进行突发长度为1280×3Byte的存储。传统的经过DSP把数据存储到SDRAM的办法不能满意这么高的速度和这么长的突发长度。因而咱们选用FPGA直接操控SDRAM存储的办法进行。考虑到图画数据的频率和巨细,咱们选用作业在133MHz的SDRAM。

由于原始的图画数据量很大,需求占用比较大的存储空间,因而对收集到的图画数据还要进行后续处理。所以FPGA除了接纳AD转化后的数据和操控SDRAM之外,还需求为图画的后续处理供给接口。

综上所述FPGA需求完成如下功用:同步接纳AD收集的数据;读写SDRAM;供给后续图画处理接口;供给操控接口。

规划中选用Altera公司Cyclone系列的FPGA EP1C6。EP1C6具有2个相环,包括5980个逻辑单元,相当于12万门的规划,一起还包括了最高频率200MHz,92160bit的内部RAM。该芯片的频率和引脚IO等资源都能很好的满意本体系的要求。

整体规划

收集体系整体框图如图2所示。

依据FPGA的高分辨率高刷新率图画收集体系规划

收集体系由AD、FPGA、SDRAM和主CPU组成。整个体系由CPU操控。进行收集时,首要CPU依据行场同步信号判别图画的分辨率和刷新率,并对AD和FPGA进行相应的设置。其次,CPU使能FPGA进行收集。待收集一帧完毕后,CPU即可对图画数据进行处理。

AD模块能够收集多种VGA图画格局,但却不能自动检测图画格局,有必要经过它供给的IIC接口进行设置,咱们在主CPU中完成对图画格局的自动检测,并对AD模块进行设置,别的,不同格局的VGA图画中场同步信号的有用脉冲电平没有一致,AD模块能够对输入的场同步信号极性进行自动检测并表明在内部寄存器中,经过读取该寄存器能够判别输入VGA信号场同步的极性。AD模块输出的场同步信号能够完成对输进场同步信号的反相。FPGA内部的同步逻辑只支撑一种有用电平的场同步信号,因而在收集前需求经过读取AD内部的寄存器判别当时输入同步信号的极性,以确认是否需求设置AD芯片对场同步信号进行反相处理。

为了便利主CPU对FPGA的操控,FPGA供给了IIC接口。主CPU能够经过与AD模块相同的IIC接口操控FPGA。设置收集图画的巨细,图画存储开始地址,消隐时刻长短等信息,然后确保收集图画巨细精确、完好,一起为了便利主CPU对图画进行后续的处理,FPGA把存储图画的SDRAM转化成ASRAM接口供给给CPU处理,然后把存储图画的空间直接映射到了CPU的寻址空间。CPU能够经过DMA快速的对图画数据进行读取和处理,进步体系功率。

FPGA内部规划

FPGA内部模块如图3所示。

依据FPGA的高分辨率高刷新率图画收集体系规划

依据FPGA的高分辨率高刷新率图画收集体系规划

FPGA内部由主操控、SDRAM操控器、AD接口、FIFO、ASRAM接口、IIC等模块组成。主操控模块担任接纳CPU的操控信号和协调各个模块之间的作业,SDRAM操控模块完成对SDRAM的操作逻辑。AD接口模块接纳AD模块输出的数据和同步信号并确保图画数据的行场同步,ASRAM接口模块转化CPU对ASRAM的操作为对SDRAM的操作指令,IIC逻辑模块接纳CPU对FPGA收集体系的各种参数设置和操控。[page]

体系FPGA首要时钟频率有SDRAM作业频率133MHz,由EP1C6自带的PLL倍频发生;AD模块输出的像素时钟,由AD芯片内部PLL发生,IIC模块中的时钟,由CPU发生。其间AD芯片输出的时钟依据不同的输入图画格局有比较大的变化规模,从25-108MHz,而SDRAM的读写时钟固定为133MHz。因而在这两个不同频率的时钟之间有必要加FIFO来同步,FIFO运用QuartusII软件中供给的免费IP核,经过运用FPGA内部高速RAM来完成。

AD模块担任与AD芯片的接口逻辑。前面现已剖析了图画收会集同步的重要性,假如图画中的某一行数据不完好,那么将影响到整个图画。AD模块经过AD芯片输出的行场同步信号来完成图画数据的同步,以AD芯片输出点频作为FIFO模块的写时钟,行场同步信号的组合逻辑组成FIFO的写使能。别的,由于模仿的VGA接口存在有行、场同步时刻和行、场消隐时刻,为了确保图画收集的精度和完好,AD芯片要求把点频设置为比实践有用点频大20%-30%,由于在AD转化后的图画中行幅和场幅往往比实践图画大,形成图画有比较大的黑边。如图4所示。为了取得精确的图画数据,AD模块设置了计数器能够过滤图画开始的黑边。其计数值能够经过IIC接口进行设置。

SDRAM有多种不同长度的突发方法。在本规划中由于AD输出的频率最高挨近110MHz,突发存储的长度比较长,为了能确保数据能够及时存储,作业频率为133MHz的SDRAM有必要作业在整页突发的方法,以到达最高的数据吞吐率。

为了提高通用性,本规划中把SDRAM接口转化成ASRAM接口供给给主CPU,避免了SDRAM作业频率和CPU外部时钟不一起形成的SDRAM操控权切换的费事,进步对各种CPU的兼容性。ASRAM接口逻辑完成对CPU地址到SDRAM地址的映射及操作时序的转化。主操控模块发生相应的SDRAM操控指令,操控SDRAM读写。SDRAM的操作关于CPU来说是通明的。

该收集体系也可对4路8bit的AD通道进行收集,由于FPGA内部的AD逻辑模块供给了32bit的接口,VGA收集办法只用了其间24bit。选用4路8bit方法时只需把前端AD部分做一些调整。

实践运用

在我国船级社对船载飞行数据记载仪的功用要求中,要求船载飞行数据记载仪应能连接到欲记载其图画的雷达显现器的视频缓存输出,经过专用的雷达缓存输出接口,数据记载仪需记载一系列单个和整屏的视频帧。该要求规划的显现器的分辨率应在640×350到1280×1024之间,刷新率在60-85Hz之间。选用本规划能够完好完成该要求。

图5所示为完好的雷达图画记载体系框图。

依据FPGA的高分辨率高刷新率图画收集体系规划

整体上体系由本地端体系和长途体系两大部分组成。本地端担任对雷达图画的收集紧缩和存储备份。长途体系保存雷达图画的副本。本地体系由收集、处理、存储传输3大部分组成。收集部分便是前文所述的以FPGA为中心的雷达图画收集体系。处理部分选用TI公司C6000系列DSP作为体系的CPU。存储传输部分主芯片则选用了Samsung公司的SOC芯片S3C2410。存储体则选用了多片大容量的NAND Flash。

长途体系与本地体系中的存储和传输部分相同。它只担任对雷达图画的存储。

本地体系和长途体系经过485或许以太网彼此通讯。一起,本地体系和长途体系都供给了USB接口。在核算机上能够经过USB接口读取设备中存储的图画,并对设备参数进行设置。

本文介绍的高速图画收集体系完好完成了预期的功用,能够对最高分辨率为1280×1024刷新率为60Hz的雷达图画进行收集,并经过ASRAM接口把图画数据供给给CPU进行后续处理。

该收集体系适用于嵌入式体系中,成功运用于船载雷达数据记载仪中,完成对雷达图画的收集,经过了实践检验。首要功用如下:收集图画分辨率从640×350到1280×1024可调,刷新率从60-85Hz可调,在15s收集一次的状况下能够保存24小时的雷达图画,并能够经过USB接口在核算机上重现雷达图画。

此外,本收集体系完成了对高速突发长度长的数据的收集,并供给了相对通用的操控和存取接口,使得该体系的运用不只仅局限于雷达图画的收集。经过修正前端的AD模块,该体系还能一起对4路位宽为8bit,采样率最高位120MHz的AD通道进行数据收集,使它适用于其他需求高速收集的场合中。具有较强的通用性。

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