1.导言
跟着大规划集成电路和单片机的敏捷发展，杂乱可编程逻辑器材(CPLD)具有运用灵敏、可靠性高、功用强大的长处，在电子产品规划中得到了广泛的运用。CPLD可完结在体系编程，重复屡次，而且还兼容IEEE1149.1(JTAG)规范的测验鼓励端和鸿沟扫描才干，运用 CPLD器材进行开发，不只能够进步体系的集成化程度、可靠性和可扩充性，而且大大缩短产品的规划周期。因为CPLD选用接连衔接结构，易于猜测延时，然后使电路仿真愈加精确。CPLD是规范的大规划集成电路产品，可用于各种数字逻辑体系的规划。近年来，跟着选用先进的集成工艺和大批量出产，CPLD器材本钱不断下降，集成密度、速度和功用都大幅度进步，这样一个芯片就能够完结一个杂乱的数字电路体系;再加上运用便利的开发东西，给规划修正带来很大便利。本文以Xilinx公司的CoolRunner系列CPLD芯片为例，完结对水下爆破时冲击波信号数据的记载。
2 水下冲击波记载仪的组成及作业原理
2.1 功用介绍
该水下冲击波记载仪电路首要用于测验水下爆破时冲击波的强弱,经过专用数据处理软件它能够对收集到的冲击波信号的数据进行波形重现,并从波形上可读出冲击波的压力峰值及其上升时刻和效果时刻。
2.2 体系结构组成
水下冲击波记载仪由数据记载器、接口、测验数据处理软件三部分组成。数据记载器是一个集压力传感器、瞬态波形记载器、接口、电源等于一体的微型测验设备，内置电压扩大器，直流供电，输入信号经扩大、高速A/D转化后完结主动数字存储。
2.3作业原理
压力传感器的首要效果是灵敏水下冲击波的强弱，其输出经过恒流源电路把冲击压力信号转化为电压信号。调度电路将信号转化到模数转化器的模仿量输入规划之后，由模数转化器对其进行收集，经过中心操控模块对转化后的数字信号的幅值进行判别并对存储器地址进行初始化、递推，数字信号即被存储。读数时计算机经过并口宣布读数时钟及指令，对三路存储器进行路选、片选并将其间的数据读出。
记载仪触发计划选用负推迟内触发：当信号幅值大于或等于传感器输出满量程的10%时发动负推迟，而当信号幅值小于此值时体系处于循环收集状况,然后能够有效地避免搅扰引起的误触发与不触发并精确、完好地记载整个冲击波波形。水下冲击波记载仪的原理组成框图见图1。
图1 水下冲击波记载仪作业原理图
3 CPLD的运用
在本规划中首要运用Xilinx公司开发的CoolRunerCPLD芯片完结规划。本文规划中所选用的是该系列中的XCR3256器材,可完结6000门的数字逻辑电路，内嵌256个宏单元，支撑4个大局时钟，具有低功耗、可快速ISP、延时可猜测等特色。咱们选用XCR3256芯片完结水下冲击波记载仪主控模块,该主控模块用于对各外围器材的操控，和谐各外围器材的作业。外围器材首要有电源芯片组、静态RAM存储器、晶体振荡器、A/D转化器、LED、并口等。其间晶体振荡器包含发生主时钟的12MHz晶振和发生延时计数时钟的1MHz晶振。主控模块与各外围器材的框图如图2所示。
图2水下冲击波记载仪主控模块与各外围器材电路原理框图
3.1 灵敏性强，开发周期短
图2中A/D转化器选用AD7470。它的发动转化输入端CONVST由主时钟分频得到且采样频率可编程。可编程延时电路是经过一个四路拨码开关对CPLD输入不同的电平组合完结的，经过设定CPLD数字逻辑对发生延时计数时钟的1MHz晶振计数，输入不同的电平组合然后译码发生不同的推迟时刻，而更改电平组合只需对记载仪的面板操作即可。CPLD器材配以ISE开发体系可完结规划输入、编译、验证及编程,规划校验可进行完好的模仿,最坏情况下的守时剖析和功用测验。规划人员无需编程器就可重构数字体系,具有“硬件软做”的特色。
3.2 功耗低,集成度高
图2中电源办理电路中的电源芯片首要包含MAX1658、MAX1659和MAX1616，它们的共同点便是都有一个SHDN输入端，当SHDN端为低电平时，不管电压输入端输入多大电压，输出电压均为0V，而只有当SHDN端为高电平，输入端接入适宜电压时，输出端才干发生相应的电压值供体系正常作业。因为设备终究作业在水下，需求电池供电，这就要求电路有必要低功耗。
记载仪作业时共有5个状况：低功耗延时设置待上电状况、低功耗待触发状况、数据记载状况、数据坚持状况、读出数据状况。状况的转化是在中心操控模块的操控之下完结的。体系自带了一个数据坚持电源，因而不用时体系处于数据坚持状况。主控模块上电今后，经过四路拨码开关设置延时时刻，延时时刻到了之后其它模块主动上电，处于待触发状况，预备对数据进行收集。跟着触发信号的到来，体系状况被转化至数据记载状况，记载完毕后，体系进入低功耗数据坚持状况等候被收回。取回设备后，读数时体系转化为读出数据状况，读数完毕后体系又处于数据坚持状况，等候下一次记载。这样体系每记载一次，其对应的状况就要循环一次。在体系作业的不同阶段，咱们能够经过CPLD内部数字逻辑来操控各个电源芯片的SHDN输入端，让有必要作业的芯片的SHDN输入端置高，不需求作业的芯片的SHDN输入端置低，然后完结了低功耗。
Xilinx器材的集成度规划可达300～250000可用门,能够很简单地集成现有逻辑功用,不管这些逻辑是由多个离散逻辑器材、多个PLD或是FPGA组成的,仍是由几个定制的器材组成的。在体系规划中,集成度进步意味着设备规划减小,元器材数量减小,而元器材数量减小就必定下降功耗,特别是嵌入式阵列块(EAB)的运用,能够把存储器集成到CPLD芯片中,特别有利于芯片上体系的规划,下降了体系的本钱,设备功耗, 而且能够进步体系的功用和可靠性。
3.3 低本钱，高可靠性
选用CPLD器材来进行电路规划,能够大幅度地削减印制板的面积、焊点和接插件,下降安装和调试费用。很多的分立器材在进行印制板电装时,往往会发生因为虚焊或接触不良而形成毛病,而且这种毛病常常难以发现,给调试和修理带来极大的困难。因而,选用CPLD器材后,因为集成度进步,元器材数量削减,印制板数量削减,因而分机组合削减,下降设备的归纳本钱,使得设备的可靠性大大进步。
4 规划进程
Xilinx公司的CPLD开发东西ISE，支撑多种输入办法，给规划开发供给了极大的便利，因而本体系选用ISE进行规划。它能够快捷地完结规划输入、修正、与校验东西衔接,规划人员能够运用规范的EDA规划输入东西来树立逻辑规划,运用 ISE编译器对XCR3256器材进行编译,其规划流程如图3。
4.1 规划输入
规划输入办法有原理图输入,硬件描绘 (HDL)言语输入,波形输入等多种办法。记载仪电路的各个功用块:单向总线缓冲器的发生,A/D时钟信号、写信号及片选信号的发生,地址发生器的发生，读、写指令及数据的传输操控，对读数时钟的消抖等都是选用硬件描绘言语(VHDL)来完结的,最终选用原理图输入把各个功用块衔接在一起。选用言语描绘的长处是功率较高,成果也较简单仿真,信号调查较便利。
4.2 规划处理
分别在规划文件中读取信息并发生编程文件和仿真文件及主动过错定位,规划规矩查看以及各器材区分,编译器还能完结用户指定的守时要求,例如:传达延时(tPD),时钟频率(fosc)等。
图3 规划流程
4.3 规划仿真
当规划完结后,规划者能够经过仿真来验证规划电路的特性是否和规划意图相一致,这里是经过时序模仿来测验逻辑功用及器材最差情况下时刻联系。经过仿真成果能够很直观地调查到成果是否契合规划要求。
4.4 器材编程
完结规划输入和时序仿真操作后,最终一步便是对XCR3256器材进行编程,用计算机经过Xilinx专用编程电缆进行装备,编译生成的装备文件经计算机并行通信口接到Xilinx专用编程电缆上,再接到器材的编程接口,使用ISE开发体系供给的编程软件即可对器材进行装备。这种办法的长处是装备便利、敏捷,便于修正。这十分有利于电路的调试,电路调试时常常需求对电路规划区分来逐渐调试。经过更改规划,能够对器材从头编程,简单完结电路调试。
5 完毕语
本文中介绍的水下冲击波记载仪首要用于测验水下爆破时发生的冲击波的强弱,选用CPLD器材进行规划,大大进步了体系规划的灵敏性,进步了体系的可靠性和集成度,缩短了产品研发的周期,一起还能够下降规划本钱,节约PCB板的面积和布线难度，进步了设备可靠性，得到了满足的实验成果。
