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选用CPLD和VHDL言语完成CMOS APS图画传感器时序控制电路的规划

采用CPLD和VHDL语言实现CMOS APS图像传感器时序控制电路的设计-CMOS图像传感器是近年来发展十分迅速的一种新型固态图像传感器。它将图像传感器阵列、时序控制电路、信号处理电路、A/D转换电路以及接口电路等集成在一体,使其具有体积小、功耗低、集成度高、控制简单、成本低等优点,因此在数字图像采集等方面得到广泛应用。

1、导言

CMOS图画传感器是近年来开展十分迅速的一种新式固态图画传感器。它将图画传感器阵列、时序操控电路、信号处理电路、A/D转化电路以及接口电路等集成在一体,使其具有体积小、功耗低、集成度高、操控简略、本钱低一级长处,因而在数字图画收集等方面得到广泛应用。

本文在剖析了PB-1024 CMOS APS图画传感器的作业原理和时序要求的基础上,规划了简略合理的时序操控电路。该规划选用杂乱可编程逻辑器材CPLD)作为硬件规划渠道,VHDL言语为规划描绘方法,并经过Xilinx公司的Foundation软件进行了体系仿真。

2、PB-1024 CMOS APS图画传感器

2.1 特性、结构及原理

PB-10244是美国Photobit公司出产的百万像素CMOS APS图画传感器。其图画分辨率为1024H×1024V,像元尺度10.0μm×10.0 μm,在主时钟频率为66 MHz时,最大数据传输速率为528 Mbit/s,对应的采样速率为500帧/s,且片内集成了8位A/D转化器。

PB-1024 CMOS APS图画传感器将像素矩阵、A/D转化电路及时序操控电路等集成在一起,其内部结构由图1所示的几个功能模块组成。当光照射到像素阵列上时发生光电效应,在像素单元内发生相应的电荷。在时序电路的操控下,行挑选逻辑单元依据行地址总线选通相应的行像素单元,行像素单元内的图画信号经过各自地点的列信号总线,传输到对应的模拟信号处理单元和A/D转化器,转化后的数字信号首要被存储在A/D转化寄存器中,然后在输出操控电路的效果下,搬运到输出寄存器中,最终8×8位的数字信号经扩大后输出。

选用CPLD和VHDL言语完结CMOS APS图画传感器时序操控电路的规划

2.2 时序剖析

PB-1024 CMOS APS图画传感器所需的时序驱动操控信号首要有:采样开端信号ROW_STRT_N、数据搬运信号LD_SHFT_N、数据答应输出信号DATA_READ_EN_N等,其驱动操控时序如图2所示。

在光积分期间,经过10位行地址总线(ROW_ADDR)选通有用的像素行,当采样开端信号有用时(ROW_STRT_N为低电平),开端从有用的像素行中读取模拟信号,经A/D转化后,将数字信号存储在A/D转化寄存器中。完结今后,图画传感器送出数据读取完结信号(ROW_DONE_N为低电平)给驱动操控器,驱动操控器宣布数据搬运信号(LD_SHFT_N为低电平),此刻数字信号从A/D转化寄存器中搬运到输出寄存器中。在数据搬运信号有用的一个时钟周期后,数据答应输出信号开端有用(DATA_READ_EN_N为低电平),数据从输出寄存器中输出。

3、 时序操控电路的CPLD完结

3.1 杂乱可编程逻辑器材

在规划中,因为来自PB-1024图画传感的8×8位数据输出端口要用到64个I/O口、行地址需求10个I/O口、其他操控信号需求45个I/O口,这样共需求119个用户自定义的I/O口。为此选用美国Xilinx公司出产的XC95288XL杂乱可编程逻辑器材来完结对PB-1024 CMOS APS图画传感器的驱动操控。XC95288XL共有208个输出端口,其中有168个用户可编程的I/O口,完全可以满意体系规划的需求。根据CPLD的PB-1024 CMOS APS图画传感的驱动操控单元如图3所示。

3.2 驱动电路的VHDL规划

经过对PB-1024 CMOS APS图画传感器的时序剖析可见,时序操控电路的规划规划较大、杂乱程度较高且速度要求较快,因而为了满意高频帧的时钟要求,规划选用VHDL言语来完结,首要发生PB-1024的输入时钟信号和数据的收集、搬运和输出信号。

为确保收集到的图画可以实时地显现在XGA监视器上,体系时钟频率依照XGA监视器的扫描频率75 Hz来确认。因为场消隐期的存在,即每一行的输出信号都会包括一些哑像元,每一场图画的输出也会包括一些哑行,所以在设计时为确保不会收集到消隐电平,使每一个有用像素与每一位有用数据的输出——对应,因而确认一场图画的实践巨细为1328×803。这样得到的行频为60.225 kHz,点频为80 MHz,因而用80 MHz的时钟频率作为CPLD内部的大局时钟频率。但因为图画在传输进程中遭到低速XGA电缆发送速率75帧/s的约束,所以PB-1024 CMOS APS图画传感的输入时钟频率只能到达10 MHz,这可由一个8分频的计数器完结。

数据的收集、搬运和输出的进程为:当大局复位信号RESET=1时,体系中止作业,这时一切计数器清零。当RESET=0时,体系处于收集状况。收集一场图画的进程为:当大局时钟信号VCLK的下降沿来届时,列计数器(HCOUNTB)开端计数,在输出若干个过渡像元后开端有用数据的收集和搬运(LD_SHIFT为低电平),在一个大局时钟周期后数据开端答应输出(DATA_READ_EN为低电平),当列计数器计数到1024时,中止数据的搬运和输出。当列计数器计数到1327时,行计数器(RSTV-COUNT)加1,列计数器清零,开端下一有用像素行数据的收集、搬运和输出。当行计数器计数到768时,完结一帧图画的收集,当行计数器计数到803时,完结一场图画的收集。

3.3 规划验证

选用Xilinx公司的FoundaTIon软件对时序电路进行仿真,仿真波形如图4所示。经过与图2的比较,可以看出发生的驱动操控信号波形与PB-1024 CMOS APS图画传感器所需时序操控联系根本符合,可以到达PB-1024 CMOS APS图画传感器的时序要求。

4、结 论

选用CPLD对CMOS APS图画传感器的驱动电路进行规划,使本来杂乱的电路规划变成只需一片CPLD芯片就能完结,并且电路成倍简化、体积减小、功耗下降,然后提高了图画传感器的抗干扰才能、可靠性和稳定性。

责任编辑:gt

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