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Verilog的言语要素有哪些?

本章介绍Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外,本章还介绍了Verilog硬件描述语言中的两种数据类

本章介绍Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、体系使命和体系函数。别的,本章还介绍了Verilog硬件描绘言语中的两种数据类型。

3.1 标识符

Verilog HDL中的标识符(idenTIfier)可所以恣意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的榜首个字符有必要是字母或许下划线。别的,标识符是区别大小写的。以下是标识符的几个比如:

Count

COUNT //与Count不同。

_R1_D2

R56_68

FIVE$

转义标识符(escaped idenTIfier )能够在一条标识符中包括任何可打印字符。转义标识符以\ (反斜线)符号最初,以空白完毕(空白可所以一个空格、一个制表字符或换行符)。下面例举了几个转义标识符:

\7400

\.*.$

\{******}

\~Q

\OutGate 与OutGate相同。

最终这个比如解说了在一条转义标识符中,反斜线和完毕空格并不是转义标识符的一部分。也便是说,标识符\OutGate 和标识符OutGate恒等。

Verilog HDL界说了一系列保留字,叫做关键词,它仅用于某些上下文中。 附录A列出了言语中的一切保留字。留意只要小写的关键词才是保留字。例如,标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。

别的,转义标识符与关键词并不完全相同。标识符\iniTIal 与标识符iniTIal(这是个关键词)不同。留意这一约好与那些转义标识符不同。

3.2 注释

在Verilog HDL中有两种方式的注释。

/*榜首种方式:能够扩展至

多行 */

//第二种方式:在本行完毕。

3.3 格局

Verilog HDL区别大小写。也便是说大小写不同的标识符是不同的。此外,Verilog HDL是自在格局的,即结构能够跨过多行编写,也能够在一行内编写。白空(新行、制表符和空格)没有特别含义。下面经过实例解说阐明。

initial begin Top = 3′ b001; #2 Top = 3′ b011; end

和下面的指令相同:

initial

begin

Top = 3′ b001;

#2 Top = 3′ b011;

end

3.4 体系使命和函数

以$字符开端的标识符表明体系使命或体系函数。使命供给了一种封装行为的机制。这种机制可在规划的不同部分被调用。使命能够回来0个或多个值。函数除只能回来一个值以外与使命相同。此外,函数在0时刻履行,即不允许推迟,而使命能够带有推迟。

$display (Hi, you have reached LT today);

/* $display 体系使命在新的一行中显现。*/

$time

//该体系使命回来当时的模仿时刻。

体系使命和体系函数在第10章中具体解说。

3.5 编译指令

以`(反引号)开端的某些标识符是编译器指令。在Verilog 言语编译时,特定的编译器指令在整个编译进程中有用(编译进程可跨过多个文件),直到遇到其它的不同编译程序指令。完好的规范编译器指令如下:

* `define, `undef

* `ifdef, `else, `endif

* `default_nettype

* `include

* `resetall

* `timescale

* `unconnected_drive, `nounconnected_drive

* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替换,它很像C言语中的#define 指令,如:

`define MAX_BUS_SIZE 32

. . .

reg [ `MAX_BUS_SIZE – 1:0 ] AddReg;

一旦`define 指令被编译,其在整个编译进程中都有用。例如,经过另一个文件中的`define指令,MAX_BUS_SIZE 能被多个文件运用。

`undef 指令撤销前面界说的宏。例如:

`define WORD 16 //树立一个文本宏替代。

. . .

wire [ `WORD : 1] Bus;

. . .

`undef WORD

// 在`undef编译指令后, WORD的宏界说不再有用.

3.5.2 `ifdef、`else 和`endif

这些编译指令用于条件编译,如下所示:

`ifdef WINDOWS

parameter WORD_SIZE = 16

`else

parameter WORD_SIZE = 32

`endif

在编译进程中,假如已界说了姓名为WINDOWS的文本宏,就挑选榜首种参数声明,不然挑选第二种参数阐明。

`else 程序指令关于`ifdef 指令是可选的。

3.5.3 `default_nettype

该指令用于为隐式线网指定线网类型。也便是将那些没有被阐明的连线界说线网类型。

`default_nettype wand

该实例界说的缺省的线网为线与类型。因而,假如在此指令后边的任何模块中没有阐明的连线,那么该线网被假定为线与类型。

3.5.4 `include

`include 编译器指令用于嵌入内嵌文件的内容。文件既能够用相对路径名界说,也能够用全路径名界说, 例如:

`include . . / . . /primitives.v

编译时,这一行由文件“../../primitives.v” 的内容替代。

3.5.5 `resetall

该编译器指令将一切的编译指令从头设置为缺省值。

`resetall

例如,该指令使得缺省连线类型为线网类型。

3.5.6 `timescale

在Verilog HDL 模型中,一切时延都用单位时刻表述。运用`timescale编译器指令将时刻单位与实践时刻相关联。该指令用于界说时延的单位和时延精度。`timescale编译器指令格局为:

`timescale time_unit / time_precision

time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。例如:

`timescale 1ns/100ps

表明时延单位为1ns, 时延精度为100ps。`timescale 编译器指令在模块阐明外部呈现, 而且影响后边一切的时延值。例如:

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

//规则了上升及下降时延值。

endmodule

编译器指令界说时延以ns为单位,而且时延精度为1/10 ns(100 ps)。因而,时延值5.22对应5.2 ns, 时延6.17对应6.2 ns。假如用如下的`timescale程序指令替代上例中的编译器指令,

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