数据转化器分辨率和速度一向处于不断改进中。我依然记住大约25年前在Tektronix参与的一个会议上，团体评论了数据转化器的未来发展方向。我乃至不敢幻想分辨率可以从 16 位进步到 24 位。可是，ΔΣ 转化器的架构却可以完成如此激动人心的分辨率打破。
ΔΣ 转化器可以完成 24 位的转化成果。尽管这听起来让人振作，可是为了到达最佳作用，咱们依然需求正确挑选许多参数。跟着抽样、调制时钟和 PGA 的调整，相同数据速率在功能方面会有所不同。在优化数据转化成果时，关于这些方方面面做到彻底了解并非易事。别的一些问题还包括输入阻抗、滤波器呼应、抗混杂，以及长时刻漂移。
ΔΣ 转化器介绍
ΔΣ 转化器的优势就在于它把大部分转化进程搬运到了数字域。这使得它可以把高功能模仿与数字处理交融在一同。模仿元件选用单个比较器、积分器和1位的DAC。由于1位DAC只要两个输出，因而它在整个电压规模内均是线性化的。这种高水平的线性化是 ΔΣ 转化器完成高精确度的原因之一。终究的肯定精度首要取决于基准电压的精度。
ΔΣ 调制器
图1 ΔΣ调制器
让咱们看一个简略的 ΔΣ 调制器中的波形（参见图1）。其间输入信号X1份额为1/4。输入信号减去DAC输出信号 （X5） 是一个脉冲串，其一个周期为低电平，三个周期为高电平 （X2）。闩锁比较器输出 （X4） 是反应到数字滤波器的接连位流，其 1:0 的比率与输入电压和满程输入规模的比率直接相关。
每条垂直线表明闩锁比较器输出由调制时钟操控。为了剖析其操作，最好先从输出下手，把它看作驱动信号，然后闭环。输入电压为1/4Vmax。DAC 由数字输出操控，因而，它从输出Vmax开端。Vmax 与输入 （1/4Vmax） 的差为 -3/4Vmax，输入到积分器。如咱们所见，此负值电压导致积分器发生一条陡的负值曲线。
下个时钟时，由于 X3 为负值，则 X4 方位的输出为 0。其被闩锁，导致 DAC 现在输出 0 电压，并且 X2 方位的压差仅为 +1/4Vmax。正如咱们所见，在超出比较器阈值之前，此较小的正曲线需求经过多个周期。正积分一向保持正曲线，直到下一个时钟周期，才把一个 1 闩锁到输出，一同咱们回到本来开端之处。
假如咱们检查 ΔΣ 调制器的频率呼应，就会看到呼应的特性可概括为以下的公式：（公式略）
由此可见，在低频时，输出等于输入 （x），而在高频时，输出等于发生如图 2 噪声频谱的量化噪声。
ΔΣ 转化器选用过采样在多个频率段涣散量化噪声，它与 ΔΣ 调制器一同整形噪声，使大部分噪声不被包括在信号丈量频带中。燥声整形功能使低通数字滤波器可以消除大部分噪声并发生高精度的电压丈量。
图 2 噪声频谱
调制器的输出进入数字滤波器，在其间依据滤波器类型或抽样数量对呼应进行调整。终究的输出数据速率由以下公式确认：数据速率 = 调制时钟 ÷ 抽样率。
ENOB
ADC 的一个长处是把噪声表明为满程 （FS） 信号与真有用值噪声的比率，其表明为有用位数（ENOB）。关于 24 位转化器，咱们选用输出代码数量的标准偏差 （s） 可发生以下公式：（公式略）
求解 ENOB：（公式略）
ENOB ＝ 24 － log2（s）
或许，假如以dB为单位丈量信噪比 （SNR） 的话，咱们可以选用以下公式：
ENOB ＝ （SNRmeasdB – 1.76dB）/6.02dB
ΔΣ 转化器中常用的滤波器类型是 sinc 滤波器。它们在输出数据速率具有较深的衰减凹槽和多倍该数据速率处，这意味着，60Hz 的数据速率可从丈量中有用消除任何 60Hz 的信号，10Hz 的数据速率可一同消除 50Hz 和 60Hz 的信号。
可以调整输入采样率的频率与输出数据速率的比率。此抽样率直接影响有用位数量 （ENOB）。跟着输入采样和输出成果比率的添加，可进步 ENOB，一同有用进步 ADC 分辨率。
图 3：MSC1210 ENOB 与调制抽取率比较
某些 ΔΣ 转化器具有固定数据输出速率，其只可以在很小规模内调整，而在别的一些此类转化器中，却答应经过调整调制器时钟速率灵敏调整抽样率。在结合运用 8051 微处理器（TI 的 MSC1210 中）情况下，可更灵敏操控这些参数的调整，咱们可在各种调制时钟和抽样率轻松调整并评价转化器的功能。每条线（参见图 3）代表不同的时钟速率，而线上的点代表抽样率 2020、500、255、50、20 与 10。请留意，ENOB的丈量首要由抽取率决议，经过调整调制时钟可改动特定功能水平。正如所料，在最高调制时钟速率时，最高抽样率的ENOB 功能有所下降。
那么这就发生了这样的问题，假如在不一同钟速率情况下功能不同不大，为什么咱们不一向运用最高速率、取得更快的数据转化成果呢？一个原因是，跟着时钟速率添加，CMOS电路的功耗会急剧上升。
假如功耗不成问题的话，就可在较快输出速率时求采样数量的均匀值，然后进一步进步功能水平。这在带有 32 位累加器的 MSC1210 中很简略完成，它可在无需处理器干涉下设置求 256 个采样的均匀值。
输入阻抗与斩波稳定性
可把 ΔΣ 转化器的模仿输入看作一个开关和电容器。切换频率的等效成果是一个电阻器接连连接到内部电容器，因而，转化器的输入阻抗直接与切换频率相关。关于MSC1210 来说，输入阻抗如下：（公式略）
假如采样率为15.625 kHz，PGA 为 1，那么，输入阻抗为 5MW。更高的采样率和PGA值会下降该值，为了消除这种影响，许多 ΔΣ 转化器供给一个片上缓冲器。即便选用缓冲器，依然存在某些阻止供给高直流精度的输入信号采样。
可编程增益放大器 （PGA）
许多 ΔΣ 转化器供给片上 PGA，可是，它们并不供给相同或预期的作用。某些高增益成果上仅仅数字数据的漂移，或许乘以 2，基本上没有什么好处。经过仔细检查数据表即可看出这些现实。假如经过因数 2 进步 PGA 相同可下降 ENOB，就没有实践的净增益，并且只意味着噪声包括更多的输出电平。
某些时分可选用较小的参阅电压进步增益，由于参阅电压决议 FS 信号规模。把参阅电压下降 50％ 可使输入信号增益为 2，可是，这种增益进步会导致低参阅电压的噪声约束。
树立时刻
树立时刻是多通道体系中影响数据吞吐率的另一个要素。为了完成高功能，ΔΣ 转化器一般选用 FIR 滤波器，如：sinc3 滤波器。其优势是在整个滤波器中信号推迟均是固定的，并且也易于进行调整，以便选用更多推迟采样阶段来完成可变的抽样水平。在更多滤波阶段情况下，输出数据速率较低，一个 sinc3 滤波器需求三个转化周期以彻底到达预期的精确度。
树立时刻会导致通道切换后的前几个采样存在树立差错，这个问题现已在 MSC1210 中得到处理，办法是选用三种滤波器以及可在通道切换后挑选最佳滤波器的主动形式。关于改动多路复用器后的前两个采样，选用最快的树立滤波器，然后选用 sinc2 滤波器，终究采样悉数选用 sinc3 滤波器。这样就可以彻底树立一切转化成果。
关于多路复用数据体系来说，处理树立时刻问题的一个办法是选用快得多的数据速率并求输出的均匀值。例如，假定期望选用 60Hz 的数据输出率来取得 60Hz 的衰减滤波的优势，可选用 240Hz 的采样率并均匀 4 个采样值来取得终究 60Hz 的数据速率，其优势是，当时滤波器树立时刻现已从 60Hz 时的 4 个采样（非同步通道切换）（66.6ms） 下降到 240Hz时的 4 个采样 （16.6ms）。树立时刻现在是一个 60Hz 数据速率的采样周期，一同可保存60Hz 衰减滤波器的优势。在 MSC1210 中，设置了一个 32 位累加器来求 4 个采样的均匀值，扔掉通道切换后的第一个成果（假定通道切换与 60Hz 输出速率同步）。
抗混杂
在数据收集体系中首要选用两种滤波器呼应：平整通带和 sinc。平整通带滤波器具有到达截止频率的低衰减，然后是较大的遏止带衰减，直到到达耐奎斯特频率。这使得更易于规划抗混杂滤波器，由于耐奎斯特频率一般比关断频率高64倍。一切需求的或许仅仅一个简略的 R-C 滤波器。
图 4：sinc 滤波器的波瓣
其他类型的滤波器，如：sinc 滤波器，并不供给与从数据速率到耐奎斯特频率（参见图 3）相同的，以及在采样率之后有多个波瓣的高衰减。假如您期望完成 100dB 的遏止带衰减，有必要规划滤波器使其过滤掉 sinc 滤波器衰减下降40dB 的频率元件。可是，在规划抗混杂滤波器时，重要的是要紧记：高频信号并非是满起伏的。假如预期的混杂信号元件现已到达 -20dB 的最高水平，为了完成 sinc 滤波器100dB的衰减（参见图 4），抗混杂滤波器只需下降 40dB。这是由于 sinc 滤波器供给 40dB，假定信号到达 -20dB 的最大值，这意味着抗混杂滤波器只需求添加额定的 40dB 的衰减。可是，假如您期望通带包括挨近数据速率频率的话，这依然是一个重要的要求。
漂移
关于超低频率来说，存在多个噪声源，其间一个称为 1／f 噪声。输入斩波可消除大部分此类噪声，但依然存在其他可以在高功能体系中形成低频漂移的要素。有必要留意如安在板上焊接元件，以防止机械应力、热梯度、热电偶结点，以及封装定向等，它们均可作为漂移影响信号质量。可选用艾伦变量等技能调查这些影响并剖析从体系中消除它们成功与否。
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