无线通讯职业现已进入了一个全新的一体化年代;每个网络运营商都在寻求更紧凑、多频带根底架构解决方案。新式射频类数据转化器——RF DAC 和RF ADC —— 在架构上使创立紧凑的多频带收发器成为可能。但这些新式器材固有的非线性将成为这一发展趋势的拦路虎。
例如，频域中射频器材的非线性包含带内和带外两种状况。带内非线性是指TX 频带内不需求的频率成分(frequency term)，而带外非线性则是指TX 频带外不需求的频率成分。
关于正在运用RF DAC 对多频带发射器进行原型规划的体系工程师而言，保证要害组件契合规范线性要求是非常重要的。因而，在前期原型规划阶段，从根本上需求一个灵敏的测验渠道，以正确评价AR DAC 在多频带运用中的非线性功用。
在爱尔兰贝尔实验室，咱们现已创立了一个灵敏的软硬件渠道，可用于快速评价下一代无线体系潜在备选设备RF DAC。这个研制项意图三个要害因素别离是：赛灵思高功用FPGA、赛灵思IP 和MATLAB?。
在开端这段工程规划传奇故事之前，咱们还要着重几点。在规划中，咱们企图尽量削减FPGA 资源的占用，一起尽可能坚持体系灵敏，所以咱们只需求集中精力完成必要的功用。为树立完好的测验体系，咱们选用ADI 公司的最新RF-DAC 评价板(AD9129 和AD9739a)和赛灵思ML605 评价板。ML605 评价板配套供给Virtex?-6 XC6VLX240T-1FFG1156 FPGA 器材，其包含快速切换I/O ( 频率高达710 MHz) 和SERDES 单元( 频率高达5 Gbps)，用于衔接RF DAC。
现在，让咱们细心看看怎么运用赛灵思FPGA、IP 和MATLAB 创立这个简略而又功用强大的测验渠道。
体系级要求与规划
该评价渠道的首要意图是经过各种用户自界说的测验数据序列来鼓励RF DAC。为此，咱们规划了两个测验战略：接连波(CW)信号测验(xDDS)和宽频带信号测验(xRAM)。
多频音接连波(CW)测验一直是RF 工程师对RF 元件非线性进行特性描绘的首选。遵从相同的测验理念，咱们创立了一个根据直接数字归纳器(DDS)的可调四音逻辑内核，实际上是选用一对双音信号在两个独立频带上鼓励RF DAC。经过独立调谐四音，咱们能够评价RF DAC 的线性功用- 即频域内的互调方位与功率。
接连波(CW)信号测验是一种固有窄带操作。为进一步评价RF DAC的宽频带功用，咱们需求经过并发多频、多模信号(如别离为2.1 GHz 和2.6 GHz 的双模UMTS 和LTE 信号)对其进行激起。为此，咱们创立了一个根据片上BRAM 阵列的数据存储内核;该内核有两个子组，能够为重复测验存储各自的双频用户数据。
图1 显现了简化的体系级渠道规划图。能够看到，咱们选用简略直观的规划战略，构建尽量简略的渠道并经过晋级功用对其进行模块化。
图1 – 简化的体系级渠道方框图
硬件规划：赛灵思FPGA内核图1 中的FPGA 部分列出了体系根本需求完成的逻辑单元。包含时钟散布单元、根据状况机的体系操控单元和根据DDS 内核的多音生成单元，以及嵌入在RAM 周围的两个单元：根据BRAM 的小型操控音讯存储单元(cRAM 内核) 和根据BRAM 阵列的用户数据存储单元 (dRAM 内核)。还包含衔接PC 的UART 串行接口和衔接RF DAC 的高速数据接口。
时钟是FPGA 的生命脉息。为保证多款时钟在FPGA Bank 上正确分配，咱们选用赛灵思时钟办理内核，为时钟的界说和指定供给一种简略的交互方法。
嵌入状况机周围的小型指令内核用作体系操控单元。如图2 所示，在初始状况(S0)下，报头检测器单元作业，担任监测并过滤来自UART 接纳器的输入数据字节。数据字节被生成并封装在MATLAB 数据帧内(如图3 所示)。
图2 – 要害状况机具体规划图
图3 – 数据帧封装例解
体系中根本上有两种类型的数据帧。带报头“FF01”的数据帧(cRAM帧)用来为DDSes 和体系操控音讯传输相位增量值。带报头“FF10”或“FF11” 的其他数据帧(dRAM 帧)用来传输用户自界说的数据。状况帧“S1x”只处理带报头“FF01”的数据，用以更新相位增量值和履行操控指令。状况帧“S2x”和“S3x”别离为两个频带接纳并存储用户自界说数据。占线信号用来接连锁存数据，直至看到数据序列结尾的最终中止位。操控音讯—— 例如调用单个/ 多个DDS 或用户数据序列—— 存储在cRAM 数据帧的最终两个字节内。它们将在cRAM_rd_done 信号上升沿处履行。
然后，咱们举例说明四个选用赛灵思DDS 内核的独立的频音生成单元，并将其装备为相位增量形式。特定频率的相位增量值在MATLAB上生成并经过cRAM 数据帧下载到FPGA。经过混频器，咱们将多个频音组合在一起，并经过管道将这些频音输送至下一级。由于DDS 内核输出是二进制补码格局，假如RF DAC需求另一种数据格局，如偏移二进制码，则需求格局转化单元。
一般来说，高功用片上BRAM通常是创立中小型用户存储体系的首选。例如，在这个渠道上，咱们运用赛灵思 模块存储生成器(Block Memory Generator)内核为两个频带创立两个独立的数据存储RAM。每个RAM 的宽度为16 位，深度为192k。
关于PC 与FPGA 之间的通讯，咱们创立了一个UART 串行接口单元并将其设置为相对较低的速度，即921.6 kbps(相当于115.2 字节/ 秒)。传输cRAM 数据帧(18 字节) 和dRAM 数据帧(约384k 字节)别离需求约0.16 毫秒和3.33 秒时刻。
器材厂商通常会以VHDL 或Verilog 格局供给芯片高速数据接口的实例规划。关于经验丰富的FPGA工程师而言，复用或定制参阅规划并不是很难。例如，就咱们体系的AD9739a 和AD9129 RF DAC 而言，ADI 公司会供给并行LVDS 接口的参阅规划。趁便提一下，假如无法从芯片厂商处取得实例规划，赛灵思有几款简略易用的高速接口芯片，如CPRI和JESD204B。
软件规划：MATLAB DSP功用与图画用户界面(GUI)
咱们挑选MATLAB 作为软件主机，仅仅由于它在数字信号处理(DSP)功用方面具有许多优势。别的，MATLAB 还为图形用户界面(GUI)的布局供给一种称为GUIDE 的简洁易用的东西 。所以现在，关于这个项目，咱们需求从MATLAB 取得什么?
事实上，咱们需求与初级DSP功用和数据流操控功用相关的用户界面。所需DSP 功用为相位增量值核算器、基带数据序列发生器和数字上变频器。操控功用为数据帧封装器、UART 接口操控器和体系状况指示器。
图4 – 图形用户界面截图
图4 显现了咱们为该渠道创立的图画用户界面(GUI)。应首要界说RF DAC 要害参数—— 采样率，然后才干挑选xDDS 形式或xRAM 形式鼓励器材。然后，在各个子面板上，咱们能够自界说参数，以调用相应MATLAB 信号处理功用。在xDDS 形式下，能够经过简略方程式，phase_incr = fc*2nbits/fs，核算频音fc 与采样率fs 的相位增量值。其间，nbits 表明DDS 用来归纳频率的二进制位数量。按下“发起”按钮，生成的相位增量值会转化成定点格局并封装在带不同报头和操控音讯的2 字节数据帧内(如图3 所示)，然后经过UART 发起至cRAM 单元并在FPGA 内履行。
在xRAM 形式下，咱们生成基带数据序列，将其规范化为满刻度(带符号的16 位)并将其上变频为在MATLAB 下所需的频率。经过UART将处理过的数据下载到dRAM 之后，按下发起按钮，咱们就能够调用宽频带信号测验。牢记，要用FPGA 侧所用相同协议参数在MATLAB 装备UART 串行接口。
最终，咱们选用信号发生器——RS SMU200A —— 来供给采样时钟，然后从逻辑上“敞开”RF DAC。咱们还将RF DAC 输出衔接至频谱分析仪，来评价频域内RF DAC的线性功用。
快速评价
在原型规划的前期阶段，要害RF 组件的线性功用评价是一个要害问题，但经过咱们的软硬件渠道，在不影响功用的条件下能够快速进行这项评价。然后，能够增加RF 功率放大器并运用所主张的渠道来评价级联体系的线性。在确认非线性之后，能够履行一些数字预失真算法来消除级联体系不必要的非线性。
在FPGA 规划中合理运用赛灵思IP 核能够大大缩短开发周期并提高数字体系的稳健性。展望未来，咱们估计会将渠道上的数据接口模块晋级至JESD204B 规范，以支撑更高数据传输速率，然后满意多个同步RF DAC 需求。一起，咱们正在将FPGA主机从赛灵思ML605 迁移至Zynq®-7000All Programmable SoC ZC706 评价套件。Zynq SoC 规划是在单台PC上创立无需任何外部DSP 和操控功用的独立解决方案的一个很好的挑选。
