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根据FPGA的精细离心机光栅信号细分体系

介绍一种基于FPGA的精密离心机光栅信号细分系统。说明了光栅信号的产生过程和基本处理方法,提出了一种综合EDA技术与光栅莫尔条纹电子学细分技术的设计方案。通过VerilogHDL实现该系统的主要设计,

在航空、航天领域中的一些运用于惯性测验的精细离心机,其转速信号一般是由分体式光栅丈量体系输出的光栅信号经过具有细分、辨向、整形功用的电子体系后而得到的。该光栅信号一般具有两个功用:送给转速丈量仪丈量离心机作业实践转速;作为体系速度反应信号与频率给定设备、鉴相器、脉冲调宽电路、功率扩大电路、主电机一同构成闭环控制体系。而在光栅丈量中,当主光栅随运动部件移动一个栅距时,就会相应输出一个交变莫尔条纹信号,每呈现一个交变莫尔条纹信号就代表移过了一个栅距,即分辨率等于一个栅距。在精细丈量中,为了丈量比栅距更小的位移量,能够选用进步光栅的刻线密度来完结精度要求。但由于现代精细离心机的研发现已挨近或到达了当时机械工艺和试验技能的最高水平,其间更高分辨率的光栅在制作工艺上具有适当难度,所以本钱适当贵重,单纯用进步精细离心机的制作工艺的办法来进步其控制精度不光本钱昂扬且作用欠安[1]。因而,在当时精细离心机的研讨中,为了以较低的本钱完结较高的控制精度,提出了一种归纳了EDA技能与光栅莫尔条纹电子学细分技能的规划计划。

1 光栅信号的发生

该体系所要处理的光栅信号选用32400刻线圆光栅经如下4个进程发生:(1)经过一个光栅光学体系(如图1所示)发生莫尔条纹并由光电接纳体系将光信号转化为电信号。(2)指示光栅裂相刻划时,中心两个区域相位相差180°,边际两个区域相位相差180°,在整个莫尔条纹视场照度不可能十分均匀的情况下,每一组相差180°的两路信号的直流电平附近、信号幅值挨近(运用电阻匹配完结)。为了消除信号中的直流电平缓偶次谐波,进步信号的起伏,将0°和180°、90°和270°的信号进行差接扩大(5~8倍),这样就得到相差90°和一定幅值的正弦和余弦两路信号;(3)在光栅盘的对径方向均布两个读数头,取初始相位相同的电压信号的平均值,以便消除奇次谐波带来的分度差错,战胜光栅盘装置偏疼引起的差错。(4)正弦波信号经过鉴零比较器整形,得到与过零点相同的相差90°的两路方波信号和一路零位脉冲信号。此信号就是体系需求进一步处理的光栅信号。经体系处理之后,终究体系将输出5路信号(如图2所示)。

(1)相位相差90°的32400两组方波信号。
(2)相位相差90°的324000两组方波信号。
(3)一路零位脉冲信号。

2 莫尔条纹电子学细分

由于莫尔信号的周期性,信号每改变一个周期就对应着空间上一个固定的角位移。传统的电子学细分主要是依据信号的周期性丈量信号的波形、振幅或许相位的改变规矩,在其一个周期内进行插值,然后取得优于一个信号周期的更高的分辨率[2]。其常用的办法主要有直接细分法、移相电阻链法、鉴相细分法、幅值分割法等。以下是这些办法的特色比较,如表1所示。

莫尔条纹电子学细分技能是进步光栅丈量体系丈量精度的有用手法,能够在满意高精度丈量要求的前提下大大下降丈量本钱。在实践的运用中,要依据详细的精度要求和细分要求来挑选所运用的细分办法。依据上述离心机所发生的信号频率不高且为经过开始处理的规范方波信号的特色,提出以鉴相细分法为参阅的一种适合于低频的细分法计划。该计划运用EDA技能经过FPGA完结,不光缩短了开发周期,并且下降了传统鉴相细分法的电路复杂度、进步了速度。

3 细分体系的基本原理

细分体系的基本原理如图3所示[3]。

该细分体系要将频率为FS的输入信号细分为频率K倍于FS的输出信号F0,即F0=KFS。首要设置一个规范时钟源,即图1中所示的晶振,其时钟频率为FX。FX经可编程分频器分频,分频数由计数器给定。假如计数器给定的分频数为N,则输出信号F0为时钟信号FX的N分频,即:

终究将(2)式代入(1)式可得F0=KFS,即完结了对输入信号的K细分。其实质是运用频率为FX/K的脉冲信号在输入信号的一个周期内进行脉冲计数,终究完结对输入信号周期的K细分。

4 细分体系的完结

由细分体系的基本原理能够看出,整个体系可由计数器模块、K分频器模块和可编程分频器模块及一个时钟源组成。这3个模块的功用悉数经过VerilogHDL进行描绘。

计数器模块监测到输入信号的上升沿后对经K分频后的时钟源信号进行计数,当遇到下一个输入信号的上升沿时,中止计数并把计数值N作为可编程分频器的分频数送到可编程分频器模块。

K分频器模块的完结主要由计数器完结,原理简略。若要对时钟信号进行K分频则只需求令计数器每计K个时钟脉冲就宣布信号令模块输出一个脉冲信号,然后完结对时钟信号的K分频。

可编程分频器模块是在K分频器模块根底上改善得到的,两者的差异只是在于可编程分频器的分频数是由计数器模块给定的而不像K分频器那样是固定不变的,这样只需求在模块中参加一个存储单元专门寄存由计数器送来的分频数N。模块在每次分频计数进程中不断地与存储单元中的分频数N进行比较就能进行可编程的分频作业了。
经过如图3所示的链接将这三个模块的组成一个体系,由理论剖析可知该体系能够完结对输入信号的K细分,也即K倍频。此外,由于运用VerilogHDL做数字电路规划,所以能够大大缩短规划的周期,节约规划的本钱。

5 差错剖析

由于计数器是经过监测被K分频后的时钟信号的上升沿计数的。所以假如输入信号与计数信号不同步或许在一个计数周期内的计数信号的周期数并不是整数,则细分体系将发生差错。譬如在输入信号和K分频信号波形规矩的情况下,最多多计一个周期的K分频信号,即本来应该是N-1个整周期的K分频信号,成果计为N个,然后差错的规模是0~FX/N(N-1)。能够看出在时钟频率固定的情况下,体系的差错随N的增大而减小,也即假如输入信号与时钟信号相差倍数越多,体系的差错就越小。关于该精细离心机12 rpm~95 rpm的转速来说输入信号的频率为6 480 Hz~51 300 Hz,要对该信号进行10倍频,若FPGA供给了100 MHz的时钟频率,则其对应的差错规模应为42 Hz~2 643 Hz,也即只要大约0.065%~0.52%的差错率。

6 试验仿真

将上述模块所组成的体系先经过ISE软件运用VerilogHDL进行规划输入,将K分频器模块的K值设为10,使体系完结10细分功用,然后用ISE软件自带的逻辑仿真器进行功用仿真如图4所示。

由图4能够看出,输出信号Fo的频率为输入信号Fs频率的10倍,也即完结了对输入信号Fs的10细分,然后验证了规划的正确性。

本文论说了光栅信号的发生,介绍了莫尔条纹电子学细分的办法并结合实践提出了以传统鉴相细分法为根底的经过VerilogHDL运用ISE软件完结的规划计划。该计划现已在实践项目中得到运用。实践标明,该体系具有捕捉速度快、盯梢精度高、相位差错小、本钱低的特色。

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