根据WiMax及其派生规范的新式宽带无线协议需求越来越高的吞吐量和数据速率。这些协议提出的快速芯片速率和数字射频处理能够在运用FPGA计划的硬件上得到最佳的完结。
FPGA十分适宜作为高性能、高性价比的解决计划来完结这些物理层协议中的数字功用，由于它们包含以下丰厚的资源：
1.DSP模块，能够用来完结各种FIR滤波和FFT/IFFT操作所要求的乘法器和加法器/累加器功用；
2. SERDES收发器，能够支撑无线前端与基带数字板之间的CPRI和OBSAI接口；
3. 重要的FPGA嵌入式RAM块存储器（EBR），能够用来存储滤波器系数，履行块交织以及完结FEC解码（Turbo、维特比、Reed－Solomon等）；
4. 高速LVDS I/O，别离支撑到DAC和来自ADC的宽并行接口。这些转化器界说了射频/模仿功用和廉价数字基带逻辑之间的边界。接口的速率越高，低成本FPGA解决计划便能集成更多的数字上变频/数字下变频功用。
本文要点评论第一种资源，即DSP乘法模块。经过削减和优化DSP乘法模块在FFT和FIR中的完结，规划师能够在尽量削减资源运用的条件下满意吞吐量要求，然后答运用户运用最具性价比的现成FPGA器材。下面临这四种乘法器节约技能进行介绍。
用于WiMaxOFDM功用的高效复数乘法
WiMax体系规划的一个重要特征是支撑正交频分复用（OFDM）。FPGA使得别离运用IFFT和FFT在离散时刻内完结OFDM发送器和接收器变得特别简略。比如802.16a等协议需求256样点的FFT。而802.16e这些协议要求多种FFT样点，或许能够灵敏调整的FFT样点以习惯动态信道和带宽要求（可扩展OFDMA）。
复数乘法
在履行256和1024样点FFT时，可经过Radix－4结构获得乘法器的最高效运用。FFT算法经过复用4样点离散傅里叶变换（DFT）蝶形结构进行分化。例如，一个16点的FFT能够经过按时刻抽取、按频率抽取或其他相关分化办法用2级Radix－4 DFT结构完结。第1级由4个4样点DFT组成，第2级相同由4个4点DFT组成。由于每个DFT的输出要求在馈送给下一级之前为成果供给3个相位因子，因而第1级和第2级之间的9个相位因子需求9次复数乘法。
初看起来，履行一次复数乘法需求4个乘法器和2个加法/减法器。但是，该表达式能够从头写成别的一种只需3个乘法器、3个加法器和2个减法器的表达式。值得注意的是，加法器是在FPGA的内核逻辑中完结的，运用了丰厚的逐位进位形式（ripple mode）的通用可编程逻辑单元（PLC）片。
假如D＝Dr＋jDi是复数数据，C＝Cr＋jCi是复数系数，那么复数乘法的规范表达式如下：
E1:R＝D*C＝（Dr＋jDi）*（Cr＋jCi）＝Rr＋jRi （1）
其间Rr＝Dr*Cr－Di*Ci， Ri＝Dr*Ci＋Di*Cr
上述规范表达式要求运用4个乘法器。该表达式能够经过代数办法从头整理为：
E2： Rr＝Dr*Cr－Di*Ci （2）
E3： Rr＝Dr*Cr－Di*Ci＋0 （3）
E4： Rr＝Dr*Cr－Di*Ci＋（Dr*Ci－Di*Cr）－（Dr*Ci－Di*Cr） （4）
E5： Rr＝（Dr*Cr－Dr*Ci＋Di*Cr－Di*Ci）＋（Dr*Ci－Di*Cr） （5）
复数成果的新表达式是：
E6： Rr＝［（Dr＋Di）*（Cr－Ci）］＋（Dr*Ci－Di*Cr） （3次乘法） （6）
E7： Ri＝Dr*Ci＋Di*Cr （复用来自Rr的乘积） （7）
如图1所示，最优的复数乘法能够用3个乘法器、3个加法器和2个减法器完结。值得注意的是，在FPGA中，加法/减法模块所用的相对裸片面积要小于18×18的乘法器模块。
图1：选用4个和3个乘法器的复数乘法。
总归，所用乘法器数量削减25%能够带来下面两大优点之一：
1.在相同FFT吞吐量的条件下能够少用乘法器；
2.在乘法器数量不变的条件下能够进步FFT吞吐量。
数字上变频/下变频器中FIR滤波器的高效完结
如下的三个高效乘法器技能可用于完结FPGA中的数字上变频和下变频。这已经成为优化的要点范畴，由于无线规划师需求满意将数据从十分高的采样速率向芯片处理速率搬运的要求。数字下变频器/上变频器（DDC/DUC）子体系是基站内发送器/接收器的首要数字器材，曾经是用贵重的模仿/混合信号器材完结的。共有三种技能能够用来削减FPGA完结计划中的乘法器数量。
1.系数对称的FIR滤波器可节约乘法器；
2.分布式运算操作运用嵌入式块存储器；
3.级联积分梳状滤波器运用加法器。
上变频/下变频概述
如图2中上半部分描绘的那样，DDC由以下器材组成：一个根据数控振荡器（NCO）的I/Q分离器，它经过两个混频器将来自射频部分的输入信号用正弦和余弦波进行调制；一个抽取部分，能够由3级FIR抽取滤波器或后接级联积分梳状（CIC）滤波器的FIR抽取滤波器进行装备。
图2：DDC/DUC结构。
图2中的DUC由以下器材组成：3级FIR内插滤波器或后边接FIR内插滤波器的CIC滤波器；一个根据NCO和两个混频器的I/Q混频器，其在I、Q输出信号抵达射频部分前对它们进行解调。请记住，抽取用于采样删除以到达较低的采样率，而内插用于添加外推样本以进步采样率。
变频器的通用完结攻略
DDC/DUC体系是一个需求很多乘法器的体系。抽取和内插滤波器一般由乘法器和加法器阵列完结，而混频功用便是一个乘法器。运用面积优化办法完结NCO要根据运用复数乘法器的相移。
战胜需求很多乘法器的体系所带来的应战首先是要分化和级联滤波器：
1. 一个抽取/内插系数为N的大型FIR抽取滤波器或FIR内插滤波器能够分化成两个或三个抽取/内插系数别离为N1、N2和N3的较小、较简略的级联滤波器。抽取/内插系数满意以下等式：
E8： N＝N1*N2*N3
2. 将FIR抽取滤波器或FIR内插滤波器分化成两个或三个独立滤波器能够削减完结整个滤波器所需的抽头总数。抽取或内插系数为N的单个滤波器需求很多的抽头（乘法器）才干满意根本的滤波器衰减和噪声特性要求。将滤波器分化成两个或三个更小和更简略的滤波器能够削减整个滤波体系的抽头数量。别的，第二和第三级联滤波器的较低采样率能够完结时刻复用，然后进一步缩小完结的尺度。
当滤波器阶数确定好后，还能够采纳多种办法削减实践滤波器中的乘法器数量。下面将对此进行介绍。
表1：可削减WiMax体系规划中乘法器数量的四种技能。
三种专用于变频器的乘法器节约技能
1. 对称抽取和内插滤波器
系数对称的DDC抽取滤波器和DUC内插滤波器能够用来获得最多50%的乘法器节约作用。在对称条件下，n个抽头的FIR滤波器系数h（0）、h（1）、…、h（n）满意h（k）＝h（n－k）{0≤k≤n}。
由于h（k）＝h（n－k）、h（k）与两个相关样本之和的乘积能够一次完结，因而所需乘法器的数量能够最多削减2倍（关于偶数个系数）。在FPGA中，能够运用低成本的逐位进位逻辑完结运用相同系数的两个数据样本的加法。
2. 经过分布式运算功用并运用EBR存储器块完结FIR滤波器
对乘法器密布运用（如DDC或DUC）来说，FPGA资源的高效运用特别重要。将存储器和LUT结构资源用作乘法器能够明显提高完结功率。EBR和这种结构的分布式存储器能够用作运用分布式存储器技能的FIR滤波器乘法器。分布式存储器技能也被称为软乘法技能，运用这种技能一般能够使FPGA器材中的乘法器数量添加2到5倍。
从图3能够看出怎么运用EBR完结运用分布式算术技能的FIR滤波器。样本被串行移位进EBR地址总线。在EBR内部有一个预核算的成果乘法表以及带适宜系数的各个输入样本比特（地址比特）总和。累加器将累加n个（n是样本比特分辨率）中心成果，并在n个时钟周期后供给完好的FIR滤波成果。
图3：将块存储器用作FIR乘法器。
3. CIC滤波器运用加法器而不是乘法器
用CIC乘法器替代某些内插/抽取FIR滤波器链部分是另一种削减完结所需乘法器数量的办法。CIC乘法器没？？/下变频一般要求数百阶的大范围速率改变。高速率改变内插或抽取滤波器在硬件方面十分贵重。CIC滤波器也被称为Hogenauer滤波器，能够用作低成本的高因数抽取或内插滤波器。它们能够用来在数字体系中获得恣意的和很大的速率改变，并能够仅运用加法器和减法器高效完结。由于FPGA有很快的进位链用于完结加法器，因而CIC滤波器十分适宜FPGA完结。积分器和梳状滤波器的结构与特性请参见表2。
表2：梳状滤波器和积分器的结构与特性。
运用IP核完结变频器和OFDM
用Lattice的FPGA完结DDC或DUC变频器适当简略，由于FPGA供给了作为IP内核运用的重要组成器材。将CIC滤波器用作数据速率转化中内插器的运用如图4所示，它给出了用作数字无线运用中的变频器的CIC内插器的运用。
图4：用于数字无线电运用的数字上变频器。
数字上变频器运用以下一些IP内核装备：
1. FIR滤波器（63个抽头的内插滤波器）；
2. FIR滤波器（31个抽头的内插滤波器）；
3. CIC滤波器（速率在8到2K之间可编程的内插CIC滤波器）；
4. NCO（带正弦和余弦输出的NCO）。
LatTIceECP2/M的优势
LatTIceECP2/M系列低成本FPGA具有多种与WiMax体系规划高度相关的高性能特性。在其他低成本FPGA系列器材中很难找到这些特性，而只能在贵重的高端FPGA产品中才干找到：
1. 带硬连线的乘法器、加法器/累加器模块和管线级的高性能DSP模块；
2. 速率高达3.125Gbps的SERDES收发器通道，支撑无线电头部和基带数字板之间的CPRI和OBSAI接口；
3. 在LatTIceECP2/M存储器增强系列产品中数量很多的18kB EBR存储器块；
4. 支撑ADC/DAC接口的高速LVDS I/O，输入和输出速率均可高达840Mbps；
5. 低成本的LatTIceECP2/M系列器材均可供给这些丰厚和高性能的资源，而价格远低于其他FPGA器材。WiMax体系规划师还能运用多种规划技能削减所需DSP乘法器的数量，然后让用户有或许运用更小、更廉价的FPGA器材。
