概述： 本应用文档描绘了赛灵思斯巴达3系列FPGA与DDR2 SDRAM的接口完成。本文档供给了DDR2 SDRAM的简述，然后一个存储器接口完成的详细描绘。
DDR2 设备概述：DDR2 SDRAM接口是源同步、支撑双速率传输。比方DDR SDRAM ,运用SSTL 1.8V/IO电气规范，该电气规范具有较低的功耗。与TSOP比起来，DDR2 SDRAM的FBGA封装尺度小得多。通过时钟上升下降沿的数据集收集，DDR2 SDRAM能够获得高速传输。存储器运用控制器的差分时钟。在每个时钟的上升沿存放指令信号，双向数据选通信号DQS与数据信号一起传输。在读阶段，DQS由DDR2 SDRAM 设备发生，而且与数据信号边际对齐；在写阶段，DQS由控制器发生，而且与数据信号中心对齐。对DDR2 SDRAM的读写操作都是突发形式。操作是由激活指令后紧跟一读写指令组成的。
接口形式：
DDR2 SDRAM 控制器模块：
控制器：
控制器支撑4或许8字节长度的突发传输，三个CAS延时。控制器在加载指令时初始化EMR2、EMR3存放器并发生差分数据选通信号。控制器承受用户指令，对用户指令译码并发生读、写和改写指令。控制器一起发生其他模块的接口信号。
数据途径：数据途径模块担任与存储器进行数据的发送和接纳。主要功用包含：
# 写数据到存储器
#从存储器读数据
#将存储器时钟域数据转到FPGA时钟域
写数据和选通信号由FPGA扇出，选通信号与数据信号中心对齐。关于DDR2 SDRAM存储器来说，选通信号对错自在运转。为了满意这些要求，运用FPGA主时钟移相90和270度将写数据扇出。存储器读数据和源同步时钟边际对齐。
读数据捕获：
在读数据阶段，DDR2设备发送DQS选通信号和数据信号到FPGA。DQS与数据DQ边际对齐。数据在每个时钟边际更新，在FPGA逻辑中，运用DQS延时信号去捕获数据DQ信号。在FPGA中不运用IOB存放数据而是用根据LUT的双端口专用RAM用于数据捕获。这是最简略的数据捕获形式，不需要在体系时钟域进行二次收集。LUT RAM装备为成FIFO对，每个数据都被写入到两个FIFO。如图3。这些16比特深度的FIFO是异步操作且与读写端口独立。
读数据时钟：
在延时的DQS上升沿从DDR的读取数据写到FIFO_0，在下降沿将数据写到FIFO_1。而数据却能一起从FIFO中读出。
FIFO写指针由延时的DQS驱动。FIFO的读指针是由FPGA内部时钟驱动。当FIFO写使能为高时，FIFO能够被写入数据。FIFO写使能信号由RST_DQS_DIV在每个DQS前导信号发生。
RST_DQS_DIV信号驱动到IOB而且输出，通过一个回环延时后输入到输入缓冲器。环路延时的长度等于前向的时钟信号长度加上DQS的长度。LUT延时电路用于延时DQS。这就确保了RST_DQS_DIV和DQS延时电路在进入FIFO之前具有相同的途径和类似的延时。
写使能发生：
FIFO_0写使能信号是RST_DQS_DIV和锁存的RST_DQS_DIV信号的逻辑“或”输出。FIFO_1在DQS信号第一个正沿后使能。这个逻辑消除了虚伪的数据信号被锁存到FIFO傍边，一起也消除了写指针的过错添加。
RST_DQS_DIV无效时的前导周期，锁存的输出使能FIFO和FIFO指针。在DQS最终一个边际信号，锁存的RST_DQS_DIV符号被铲除，此刻FIFO和FIFO写指针被制止。
图6显现了DQS_DIV_RST, RST_DQS_DIV和FIFO写使能信号的时序图。RST_DQS_DIV和FIFO写使能信号的总延时不能超过一个存储器时钟周期。MIG东西生成有必要的DQS_DIV_RST,RST_DQS_DIV以及FIFO写使能信号束缚（UCF)。
当延时的DQS有用时，数据被锁存到FIFO。FIFO_0、FIFO_1写指针使能当RST_DQS_DIV 有用的时分。数据在延时的DQS上升沿时写入FIFO_0,一起写指针添加。在下降沿数据锁存到FIFO_1,一起FIFO_1写指针添加。
结构：
顶层结构模块发生FPGA时钟信号和复位信号。DCM用于发生CLK0和CLK90.一个延时校准电路完成这个功用。
延时校准电路：
有几个要素能够影响在DQ数据有用窗口中的DQS中心。因为进程、电压、温度改变、LUT延时可能在250~625pS中改变。在抽头延时电路中，LUT延时能够丈量。
每个抽头延时都有输入反向。一般XC3S700-5FG484的LUT延时为620ps。关于一个166MHZ的规划，大约有5个或许6个LUT在时钟相位里面。边际行为（10101101011010或许0101001010010）从抽头电路中发生。
延时电路：
选通信号运用内部延时元件发生，延时元件由LUT和其他资源组成。
