串行解串器是可将大位宽并行总线压缩成少数(一般为一条)差分串行链路的器材，该链路可在远远高于低速大位宽并行总线的速率下进行切换。串行解串器对大位宽并行总线进行了串行化，不只可完成在体系内部、体系间或坐落两个不同地址的体系间进行很多数据的点对点传输，一起还可下降功耗、板级空间和本钱。下图 1 是串行解串器的根本概念。
图 1：串行M解串
跟着数据速率的添加，有关施行并行总线的问题也随之增多。较快总线比较慢总线功耗高，并且由于守时容差的下降，信道数量的添加，布局难度也越来越大。跟着数据速率的添加，坚持信道间的时滞也日益重要，原因是较大的时滞差异会导致体系守时问题，由于接纳器需要按对齐位组在并行数据总线中进行时钟计时。此外，由于现在的规划日益紧凑，板级空间也分外名贵，因而大型并行总线会耗费名贵的 PCB 基板空间。串行解串器可以下降本钱、功耗以及板级空间，可为上述规划应战供给杰出的解决方案。
咱们首先用一个简略的串行解串器实例来描绘根本作业原理，由于当时有些串行解串器器材或许比较难处理。时钟守时关于运用串行解串器的运用来说极为重要，由于全部都不能随机呈现，有必要在给定的时间内产生。体系时钟可分配给包括串行解串器在内的一切组件，以协助完成同步作业。网络处理单元 (NPU) 或 FPGA 等终端器材不只可在所需的体系频率下完成并行数据输出运转，并且还可衔接至串行解串器器材的并行接口。并行数据可在体系时钟的时钟上升沿、下降沿或上升及下降沿上、在串行解串器 FIFO 中进行守时。数据怎样在 FIFO 中进行守时，取决于串行解串器厂商以及所针对的终究运用。
并行数据一般将编码为规范编码方案(例如 8B/10B 编码)，因而适用于串行化。原始运用数据或许包括病态形式、长时间运转的 1 和 0，这会使串行解串器难以捕捉位跳变。对数据进行编码可以消除病态形式，保证数据流的转化密布度平衡和 DC 平衡。未编码数据的另一个应战是字符描绘会在串行化过程中丢掉，因而将数据编码为 10 位字符可保证接纳器可以断定正确的字符描绘。一般运用逗号字符(0011111 或 1100000)或 K28.5(0011111010 或 1100000101)，也可运用其它同步字符。K28.5 字符由发送串行解串器针对接纳器刺进，然后可检测为对齐字符。串行化数据随后将经过介质送达接纳串行解串器器材。下图 2 是 8B/10B 编码实例。
图 2：8B/10B 编码
该接纳串行解串器可将流入的比特流(表现为电压摆幅)转化为数字比特流。此外，该接纳器还整合有时钟数据康复电路 (CDR)，其可从流入的 DC 平衡数据流中康复字节时钟。接纳串行解串器可运转自己的本地参阅振荡器，但这不只要与康复的字节时钟相位对齐，并且还要用于为接纳到的比特流时钟计时。接纳到的比特流随后可进行解串，反应至并行总线，送达等待中的终端器材。
TLK1501 是一款多千兆位收发器，可用于高速点对点数据传输体系。TLK1501 支撑 16 位大并行接口，可在参阅时钟上升沿读入数据。并行总线经过 8B/10B 编码并经过串行化后，经过差分高速介质进行有序传输。TLK1501 的接纳器部分可接受 8B/10B 编码数据，对此，其 CDR 将确定从输入数据流提取比特时钟并对该数据流进行重守时。串行数据流随后对齐到分隔的 10 位字符鸿沟，经过解码后经过 16 位总线传输至等待中的终端器材。TLK1501 是一款简练的器材，采用它进行规划，可下降体系本钱与功耗，缩小板级空间。
