在嵌入式体系运用领域中，需求完结的使命越来越杂乱，运用环境也越来越恶劣，要求嵌入式计算机在体积不断减小的情况下，具有更强的处理功用和较低的功耗。本文选用FPGA[1]规划技能，运用VHDL硬件描绘言语[2]，将4个同步串行接口协议SSI IP核[3]模块组成一个功用可扩展的SoPC架构的从通讯操控器，然后使主从操控器协同作业，确保了整个嵌入式体系在通讯速度到达技能要求的前提下，能更有用地下降体系功耗与体积。
1 SoPC规划办法
可编程片上体系SoPC(System on Programmable Chip)(或称依据大规模FPGA的单片体系)是一种灵敏、高效的SoC解决方案，将处理器、存储器、I/O口等体系需求的功用模块集成到一个PLD器材上，构成了一个可编程片上体系，具有灵敏的规划办法(可削减、可扩大、可晋级)，并具有软硬件在体系可编程功用。
图1为典型的依据IP核库的SoPC规划流程，首要是运用软硬件协同办法完结整个体系规划。
2 通讯操控器架构模块组成
本文选用了一种全新的SoPC体系结构，整个嵌入式体系首要由主操控器和FPGA(从操控器)两大功用单元组成，其结构如图2所示。主操控器选用TI公司的TMS320C6713 DSP，虚框内的电路单元则为所规划的多通道同步通讯操控器(也即从操控器)。经过TMS320C6713处理器芯片自带的EMIF模块与依据FPGA完成的多通道同步通讯操控器进行数据交流。依据FPGA完成的从处理器内部选用MC8051 IP软核来操控和办理4路SSI协议通讯操控器，TMS320C6713与MC8051之间经过双端口RAM同享数据和交流信息，整个体系选用中止操控办法，完成主/从操控器协同处理使命。
由图2可知，该SoPC架构操控器内部可划分为4大模块：从处理器MC8051 IP核、4路SSI协议通讯操控器、双端口RAM和中止逻辑单元。下面分别对4个首要组成模块进行介绍。
2.1 从处理器
为了进步同步通讯操控器的自主性与灵敏性，在FPGA内部嵌入一个微操控器80C51 IP核作为同步通讯操控器的中心操控单元。MC8051 IP软核的特色首要有：指令集与工业规范的8051操控器兼容；新的体系结构使单片机处理速度进步了10倍；无多路复用I/O端口，实施输入和输出接口彻底阻隔；256 B的内部RAM；最高可达64 KB的内部ROM和最高可达64 KB的外部RAM；简单调整或改动VHDL源代码完成相关的核扩展功用；可经过VHDL常量进行参数化设置。
图3是MC8051 IP核的内部功用结构图。从图中能够看到，该IP核包括的子模块有：算术逻辑单元MC8051_ALU、串行接口单元MC8051_SIU、定时器/计数器单元MC8051_TMRCTR、中心操控单元MC8051_CONTROL、内部数据存储单元MC8051_RAM、内部程序存储单元MC8051_ROM和外部数据存储单元MC8051_RAMX。其间，N表明MC8051_SIU和MC8051_TMRCTR两个单元依据实际需求可灵敏拟定的个数，其规模值为1～256，可在VHDL代码中改动参数C_IMPL_N_TMR的值进行设置。
2.2 SSI协议操控器
同步串行接口SSI(Synchronous Serial Interface)[4]通讯协议是同步串行通讯协议的一种类型，该协议首要包括帧同步信号GATE、时钟信号CLK和串行数据DATA三类信号，其时序联系如图4所示。
在图4中，帧同步信号GATE有办法1和办法2两种可选择办法和谐操控时钟信号CLK和串行数据DATA。办法1用虚曲线①表明，在该办法下，整个体系空闲时，GATE一向处于高电平状况，当触发一个瞬态低电平脉冲后，DATA在GATE信号的上升沿依据体系装备要求进行传输，一起GATE坚持高电平。办法2用实曲线②表明，该办法下当体系空闲时，GATE一向处于低电平状况，当触发一个瞬态高电平脉冲后，DATA在GATE信号的下降沿进行传输，一起GATE坚持低电平。在上述两种办法中，DATA可在CLK的上升沿或许下降沿坚持稳定并进行收集。
SSI IP核接口信号图如图5所示。
本文中共界说了4路(A～D)相同结构的SSI IP核，MC8051经过中止和查询办法对4路通讯协议操控器进行数据的收/发操作操控。
2.3 双端口RAM
MC8051中的外部数据存储器MC8051_XRAM存储空间最高可到达64 KB，本规划用VHDL言语生成一个32 KB的外部数据扩展双端口存储器MC8051_XRAM，一端供MC8051 IP核操作，另一端供DSP操作，经过地址线译码，然后为MC8051_XRAM和4路SSI协议操控器供给cs_x和cs_a～cs_d等片选信号。输入MC8051_XRAM模块的地址线为addra(15:0)，实际运用到的地址线空间为addra(14:0)，支撑32 KB寻址空间。
2.4 中止逻辑单元
中止逻辑单元的操作地址为FFD3H，当DSP向该地址进行写操作时，中止逻辑单元将向多通道同步通讯操控器宣布低有用的中止信号；当多通道同步通讯操控器中的MC8051向该地址进行写操作时，中止逻辑单元将铲除中止。该中止逻辑单元的信号接口信息如表1所示。
选中A路通道对并行数据的发送进行仿真测验，其测验仿真如图7所示。从图能够看出，并行数据Data在MC8051作业时钟Wr_clk和外部分频时钟Exclk效果下，经过设置A通道内的寄存器组合到达终究串行数据的发送。然后能够验证，数据发送仿真功用正确。
选中B路通道对外围串行数据的接纳进行仿真测验，其测验仿真如图8所示。从图能够看出，串行数据Rxd在MC8051作业时钟Clk和外部分频时钟Exclk效果下，经过装备B通道内的寄存器组合得到并行数据的接纳。然后能够验证，数据接纳仿真功用正确。
本文以Xilinx公司的FPGA器材为规划渠道，选用VHDL硬件描绘言语，规划了一种SoPC架构的从通讯操控器，并对规划方案进行了仿真与验证，得出了规划方案的正确性，并已成功用于某遥测数据工程实践中，因其兼具较高的数据传输率、IP核的可移植性和灵敏扩展性而简单推行运用。
