MII/MDIO接口详解

MII接口供给了MAC与PHY之间、PHY与STA(Station Management)之间的互联技能，该接口支撑10Mb/s与100Mb/s的数据传输速率，数据传输的位宽为4位。

说到MII，就有或许涉及到RS，PLS，STA等名词术语，下面讲一下他们之间对应的联系。

所谓RS即Reconciliation sublayer，它的首要功用首要是供给一种MII和MAC/PLS之间的信号映射机制。它们(RS与MII)之间的联系如下图：

MII接口的Management Interface可一起操控多个PHY，802.3协议最多支撑32个PHY，但有必定的约束：要契合协议要求的connector特性。所谓Management Interface，即MDC信号和MDIO信号。

前面现已讲过RS与PLS的联系，以及MII接口衔接的目标。它们是经过MII接口进行衔接的，示意图如下图。由图可知，MII的Management Interface是与STA（Station Management）相连的。

接口支撑10Mb/s以及100Mb/s，且在两种作业形式下一切的功用以及时序联系都是共同的，仅有不同的是时钟的频率问题。802.3要求PHY不必定必定要支撑这两种速率，但必定要描绘，经过Management Interface反馈给MAC。

下面将具体介绍MII接口的信号界说，时序特性等。由于MII接口有MAC和PHY形式，因而，将会依据这两种不同的形式进行剖析，一起还会对RMII/SMII进行介绍。

MII接口可分为MAC形式和PHY形式，一般说来MAC和PHY对接，可是MAC和MAC也是能够对接的。

曾经的10M的MAC层芯片和物理层芯片之间传送数据是经过一根数据线来进行的，其时钟是10M，在100M中，假如也用一根数据线来传送的话，时钟需求100M，这会带来一些问题，所以界说了MII接口，它是用4根数据线来传送数据的，这样在传送100M数据时，时钟就会由100M下降为25M，而在传送10M数据时，时钟会下降到2.5M，这样就完成了10M和100M的兼容。

MII接口首要包含四个部分。一是从MAC层到物理层的发送数据接口，二是从物理层到MAC层的接纳数据接口，三是从物理层到MAC层的状况指示信号，四是MAC层和物理层之间传送操控和状况信息的MDIO接口。

MII接口的MAC形式界说：

MII接口PHY形式界说：

在MII接口中，TX通道参阅时钟是TX_CLK，RX通道参阅时钟是RX_CLK，802.3-2005界说了它们之间的联系。

图3 Transmit signal timing relationships at the MII

由图3可知，即The clock to output delay shall be a min of 0 ns and a max of 25 nsSpec只对TX通道上MAC这一侧的发送特性作了界说，而对TX通道PHY那一侧的接纳特性并没有界说。IC Vendor可在TX通道那一侧的PHY的接纳特性作恰当调整，只需终究的时序满意TX通道上MAC这一侧的发送特性就能够。

图4 Receive signal timing relationships at the MII

由图4可知，The input setup time shall be a minimum of 10 ns and the input hold time shall be a minimum of 10 nsSpec只对RX通道上MAC这一侧的接纳特性作了界说，而对RX通道PHY那一侧的发送特性并没有界说。%&&&&&% Vendor可在RX通道那一侧的PHY的发送特性作恰当调整，只需终究的时序满意RX通道上MAC这一侧的接纳特性就能够。

<1>： TX_CLK (transmit clock)，TX_CLK (Transmit Clock)是一个接连的时钟信号（即系统启动，该信号就一向存在），它是TX_EN, TXD, and TX_ER(信号方向为从RS到PHY)的参阅时钟，TX_CLK由PHY驱动TX_CLK的时钟频率是数据传输速率的25%，误差+-100ppm。例如，100Mb/s形式下，TX_CLK时钟频率为25MHz，占空比在35%至65%之间。

<2>：关于相同的RX_CLK，它与TX_CLK具有相同的要求，所不同的是它是RX_DV, RXD, and RX_ER(信号方向是从PHY到RS)的参阅时钟。RX_CLK相同是由PHY驱动，PHY或许从接纳到的数据中提取时钟RX_CLK，也有或许从一个名义上的参阅时钟(e.g., the TX_CLK reference)来驱动RX_CLK

<3>：TXD (transmit data)，TXD由RS驱动，同步于TX_CLK，在TX_CLK的时钟周期内，而且TX_EN有用，TXD上的数据被PHY接纳，不然TXD的数据对PHY没有任何影响。

<4>：TX_ER (transmit coding error)，TX_ER同步于TX_CLK，在数据传输进程中，假如TX_ER有用超越一个时钟周期，而且此刻TX_ENTX_ER有用并不影响作业在10Mb/s的PHY或许TX_EN无效时的数据传输。在MII接口的连线中，假如TX_ER信号线没有用到，有必要将它下拉接地。

<5>：RX_DV (Receive Data Valid)，RXD_DV同步于RX_CLK，被PHY驱动，它的效果如同于发送通道中的TX_EN，不同的是在时序上稍有一点不同：为了让数据能够成功被RS接纳，要求RXD_DV有用的时刻有必要掩盖整个FRAME的进程，即starting no later than the Start Frame Delimiter (SFD) and excluding any End-of-Frame delimiter，如下图7。

<6>：RXD (receive data)，RXD由RS驱动，同步于RX_CLK，在RX_CLK的时钟周期内，而且RX_DV有用，RXD上的数据被RS接纳，不然RXD的数据对RS没有任何影响。While RX_DV is de-asserted, the PHY may provide a False Carrier indication by asserting the RX_ER signal while driving the value <1110> onto RXD<3:0>。

<7>：RX_ER (receive error)，RX_ER同步于RX_CLK，其在RX通道中的效果类似于TX_ER关于TX通道数据传输的影响。

<8>：CRS (carrier sense)，CRS不需求同步于参阅时钟，只需通道存在发送或许接纳进程，CRS就需求有用。The behavior of the CRS signal is unspecified when the duplex mode bit 0.8 in the control register is set to a logic one(主动洽谈制止，人工设为全双工形式), or when the Auto-Negotiation process selects a full duplex mode of operation，即半双工形式信号有用，全双工形式信号无效。

<9>：COL (collision detected)，COL不需求同步于参阅时钟。The behavior of the COL signal is unspecified when the duplex mode bit 0.8 in the control register is set to a logic one（主动洽谈制止，人工设为全双工形式）, or when the Auto-Negotiation process selects a full duplex mode of operation。即半双工形式信号有用，全双工形式信号无效。

MDIO接口包含两根信号线：MDC和MDIO，经过它，MAC层芯片（或其它操控芯片）能够拜访物理层芯片的寄存器（前面100M物理层芯片中介绍的寄存器组，但不仅限于100M物理层芯片，10M物理层芯片也能够具有这些寄存器），并经过这些寄存器来对物理层芯片进行操控和办理。MDIO办理接口如下：

MDC：办理接口的时钟，它是一个非周期信号，信号的最小周期（实践是正电平时刻和负电平时刻之和）为400ns，最小正电平时刻和负电平时刻为160ns，最大的正负电平时刻无约束。它与TX_CLK和RX_CLK无任何联系。

MDIO是一根双向的数据线。用来传送MAC层的操控信息和物理层的状况信息。MDIO数据与MDC时钟同步，在MDC上升沿有用。MDIO办理接口的数据帧结构如：

PRE：帧前缀域，为32个接连“1”比特，这帧前缀域不是必要的，某些物理层芯片的MDIO操作就没有这个域。

OP：帧操作码，比特“10”表明此帧为一读操作帧，比特“01”表明此帧为一写操作帧。

PHYAD：物理层芯片的地址，5个比特，每个芯片都把自己的地址与这5个比特进行比较，若匹配则呼应后边的操作，若不匹配，则疏忽掉后边的操作。

REGAD：用来挑选物理层芯片的32个寄存器中的某个寄存器的地址。

TA：状况转化域，若为读操作，则榜首比特时MDIO为高阻态，第二比特时由物理层芯片使MDIO置“0”。若为写操作，则MDIO仍由MAC层芯片操控，其接连输出“10”两个比特。

DATA：帧的寄存器的数据域，16比特，若为读操作，则为物理层送到MAC层的数据，若为写操作，则为MAC层送到物理层的数据。

IDLE：帧完毕后的闲暇状况，此刻MDIO无源驱动，处高阻状况，但一般用上拉电阻使其处在高电平，即MDIO引脚需求上拉电阻。

MDIO数据帧的时序联系如下：

MII接口也有一些不足之处，首要是其接口信号线许多，发送和接纳和指示接口有14根数据线(不包含MDIO接口的信号线，由于其被一切MII接口所同享)，当交流芯片的端口数据较多时，会形成芯片的管脚数目许多的问题，这给芯片的规划和单板的规划都带来了必定的问题。为了处理这些问题，人们规划了两种新的MII接口，它们是RMII接口(Reduced MII接口)和SMII接口(StreamMII接口)。

这两种接口都减少了MII接口的数据线，不过它们一般只用在以太网交流机的交流MAC芯片和多口物理层芯片中，而很少用于单口的MAC层芯片和物理层芯片中。RMII接口和SMII接口都能够用于10M以太网和100M以太网，但不或许用于1000M以太网，由于此刻时钟频率太高，不或许完成。

下面这张图是从DM368的datasheet上的：