商用和住所运用的电表严峻依托依据TIA/EIA-485规范(常称作RS-485)的长距离、差分数据传输网络。为了战胜偏僻总线节点之间常遇到的大接地电势差问题，在信号和电源线路方面，一切节点均与本地电表电路进行电阻隔。
电表网络是一种典型的主/从体系，其主节点(放置在控制中心内)的主机处理器按序对总线上的多个从节点(坐落单个终端客户的经营场所内)进行寻址。
单个网络一般由多达60个节点组成，因而假如在网络装置期间没有预防办法或许网络作业期间没有相应纠正办法的话，双绞线总线的两条导线发生意外跨接的可能性十分高。
美国和欧洲的各大电表公司首要依托经过严厉练习的网络装置人员，并运用视觉区别办法，即以不同色彩标明线缆作为防止跨接的办法。这种办法答应运用规范收发器和线缆，例如：阻隔式RS-485收发器和5类线缆。
为了进一步下降接线过错的危险，最近的一些网络规划纷繁运用一种被称作练习序列的办法，它让从节点习惯主节点的信号极性。在这种序列中，主节点向一切从节点播送一种共同的位方式。开端于上电期间存储在每个从处理器内的相同位方式，与主节点所发送的方式进行比较。假如方式匹配，则从节点坚持其信号极性。假如不匹配，则从处理器回转接纳数据和发送数据的信号极性。这种回转一般经过从处理器内的互斥或(Exclusive-OR)函数来完结，并不要求对硬件规划进行任何修正。因而，依然坚持了规范收发器的正常作业。
与这种办法构成比照的是，亚洲电表公司推进开展更为低成本的网络规划，它们运用：
l 经验不足的网络装置人员
l 低成本、非色彩编码线，而非双绞线
l 具有集成信号极性校对的专用收发器
图1显现了运用TI SN65HVD888极性校对(POLCOR)收发器的典型电表网络。主节点包含一个毛病维护偏置电阻器网络(RFS和RT)，用于确认总线的信号极性。主节点和从节点均要求运用完好极性校对逻辑，意图是在总线搁置期间匹配总线的信号极性。这种校对逻辑由一个去颤动滤波器组成，其去颤动时刻可区别相同信号极性长数据串时刻和实践总线搁置时刻。因为SN65HVD888的作业温度规模较宽，因而tFS(min)= 44 ms下限和tFS(max)= 78 ms上限之间的去颤动时刻不同。
图1 运用POLCOR收发器的典型电表总线
这就意味着，一个存在时刻短至44ms的安稳总线电压可以建议极性校对。因而，接连0位的数据串有必要短于44ms，以防止引起极性校对。在网络上电或许装置一个新的总线节点今后一般都会要求进行极性校对，它要求总线搁置电压的存在时刻善于78ms，以保证极性校对完结。
因而，时刻短于44ms的安稳总线信号被视为有用数据。那些超出78ms的信号则被视为总线搁置状况。只要小于负接纳器输入阈值(VIT_)的差分电压才引起校对逻辑回转信号极性。不然，收发器坚持其极性状况。图2显现了一个上电序列今后的极性校对比如。
在上电期间，接纳器输出(R)未定义。一旦从节点电源(VSS)安稳今后，总线有必要搁置至少tFS(max)，以保证极性校对完结。因为跨接毛病，主节点毛病维护网络(VAB(M))的正总线电压会以负的方式呈现在收发器输入端。因而，在tFS(max)完毕今后，收发器的内部极性被切换，以回转接纳和发送数据极性。所以， 负输入电压(VAB(S))被转换为正输出电压。
tFS(min)= 44 ms的最小去颤动时刻，答应传输11个0位的250-bps UART结构，而且不触发POLCOR逻辑。挑选250 bps的位速率，其低于电表运用的300 bps最小位速率。图3显现了UART结构的结构以及其开端、数据、极性和中止位。
图2 上电今后的极性校对时序
图3 规范UART结构不会触发极性校对
运用DL/T645协议完结极性校对
电表协议规范DL/T645阐明晰怎么区别相同极性长数据串和总线搁置状况。图4表明晰340078.56 W的举例功率值怎么在主从节点内得到处理。
图4 给原始发送数据添加33h以保证相同极性短位串
DL/T645协议要求驱动从节点的测得小数值，分红多个两位数组。每个两位数对被转换为16进制格局(运用“h”表明)。当这些16进制值抵达驱动器输入端时，添加33h值。然后，经过总线到主节点的驱动器输出，发送所得到的和值。
在接纳主输入端，用接纳和值减去33h，得到开端的原始发送数据。别的，数据处理再把16进制值转换回小数格局。
图5显现了300bps最小速率下作业的DL/T645规范数据结构，并将其同44ms的最小去颤动时刻进行比较。这儿，DL/T645协议要求10个0位数据串(8个数据位加上开端位和校验位)被转换为最大两个接连1或许0位的位序列。可是，因为开端位一直为0，因而在结构一开端，会呈现三个接连0位的最大状况。可是，其相加时刻为10ms，太短以至于无法引起意外极性校对。依据结构开端的三个0位，添加一个位作为维护带今后，咱们可以知道数据速率可安全地下降到什么程度。假如四个位散布于44ms时刻窗口，则位距离变为11ms。这带来1/11 ms ~ 91 bps的最小数据速率。因而，咱们可以肯定地说，SN65HVD888收发器支撑低至100 bps的DL/T645规范数据速率。
图5 DL/T645规范数据结构不会过错触发极性校对
总线负载
为了确认主节点可以驱动的最大从节点数，需对两种负载状况进行评价—动态或许AC负载以及静态或许DC负载。
AC负载
当主节点指令某个从节点发送数据而且该从节点对这种恳求做出响应时，数据传输期间存在AC负载。在这种正常作业期间，总线上呈现信号瞬态，其遭到总线缆线电容、节点衔接器、收发器输入和电源的影响。为了最小化容抗对信号的影响，电表网络作业在300 bps到20 kbps的低数据速率下。因而，下面内容仅考虑电阻性负载。
图6显现了主节点及其毛病维护偏置网络和长途从接纳器之间的一个简化数据链。因为它们的%&&&&&%较大，主节点(VSM)和从节点(VSS)的电压电源可被看作是AC信号的短路。所以，关于主节点来说，两个毛病维护电阻器(RFS)串联，并与端接电阻器(RT)并排放置。以相似办法衔接从节点。这儿，内部DC偏置电阻器(R2和R3)彼此并联，而且其组合电阻与典型高阻抗R1串联。有时，外部上拉/下拉电阻器(分别为RPU和RPD)用于进一步对节点输入进行偏置。这些电阻器什么作用也没有，只会添加总线的负载，因为它们与接纳器的内部电阻网络并联。
图6 简化版数据链
请留意，当RFS坚持在1 kΩ到2 kΩ之间时，足以在主节点对低阻抗偏置网络的整条总线进行偏置，无需再在从节点进行偏置。
图7显现了所得到的等效AC电路。这儿，2RB/n代表多(n)收发器的输入电阻。因为EIA-485规范规则了最大差分驱动器负载为RL= 54 Ω，因而总线一切电阻的并联组合有必要不得超越该值。方程式1表明了这种要求：
求解n得到方程式2，得到AC负载状况下运用的最大总线节点数：
两种常用的网络规划如下：
1、主节点运用一个RT=120 Ω且RFS= 1 kΩ的毛病维护网络，而每个从节点则经过RPU= RPD= 20 kΩ的外部上拉/下拉电阻器偏置，这样RB~ 18 kΩ。在这些条件下，总线上的最大节点数便被限定在：
2、另一种状况不运用端接电阻器，而运用10kΩ的高阻抗毛病维护电阻器。别的，从节点作业在没有外部偏置的状况下(RPU= RPD= ∞)。这时，RB仅包含接纳器的内部电阻(运用SN65HVD888时，其为184 kΩ每输入)。因为这种高阻抗负载，总线节点数理论上会急剧添加至：
比较仅有40到60个节点的一般电表网络，这两个比如都具有十分高的总线节点数。下一末节“DC负载”将阐明，AC负载评价正在误导咱们，因为它并未考虑总线节点电源带来的总线漏电流。
DC负载
当没有收发器自动驱动总线时，总线搁置期间呈现DC负载。在这种状况下，主节点电源(VSM)经过邻近的毛病维护网络驱动电流，然后构成正总线毛病维护电压(VFS)。这种电压确认了一切从节点的信号极性。与主节点电源相同，从节点电源(VSS)经过其内部电阻器网络驱动电流。这种电流的一部分经过输入电阻(R1)走漏进入总线。剩下电流则流经RT，然后经过反向端R1回流(图6)。
正确接线的节点以与主节点电源相同的方向，驱动RT的电流。可是，过错跨接的节点会以相反方向驱动RT的电流。它会削减RT的组合电流，并影响毛病维护电压(VFS)。跨接节点达必定数量今后，VFS会变得十分小，以至于降至接纳器输入灵敏度以下，使一切总线节点进入不确认输出状况。为了防止呈现这种状况，有必要规则主节点的毛病维护网络，以便即便一切从节点都被跨接也依然可以坚持正VFS。
图7 等效AC网络
图8仅描绘了一个从节点的这种状况，意图是简化网络内电压和电流联系的数学推导进程。因为VSM等于VSS，因而两个电源可简化为VS。
图8 等效DC网络
方程式5和6描绘了两个现有电压环路，而方程式7则表明了上面相加节点的电流：
留意，方程式7中，从节点电流(IS)乘以因数n，其表明多个从节点。
求解方程式5的IM和方程式6的IS，可知道主从电流，并得到方程式8和9，其分别为：
把IM和IS的方程式刺进方程式7，然后运用VFS/RT代入IT，得到：
对方程式10求解RFS，得到坚持VFS为正所必需的毛病维护电阻器值：
关于没有端接电阻器(RT= ∞)的运用来说，方程式11可简化为：
图9显现了RFS的值和主节点电源电流(IM)与总线节点数意图联系。运用方程式11得到图9a，其假定端接电阻器为120 Ω。运用方程式12得到图9b，其假定没有端接电阻器。两幅图的毛病维护电压均为110 mV。
图9 有无端接的毛病维护电阻(RFS)的作用
图9c显现了两种状况的主节点电源电流(IM)。虽然低阻抗负载为120 Ω，但运用端接的毛病维护网络电流IM仅为1mA，大于无端接电阻器的网络电流IM。
定论
SN65HVD888 POLCOR经过去颤动滤波，供给跨接总线线缆的极性校对。滤波器的最小去颤动时刻(tFS(min))决议了相同极性最大接连位时刻，而其最大去颤动时刻(tFS(max))则决议了一次完好信号极性校对的最小总线搁置时刻。
仅在上电序列今后，SN65HVD888才要求进行极性校对。一旦完结，极性状况便存储于收发器内，并共同运用于接纳和发送数据。在发送和接纳方式之间切换收发器，不会改动极性状况。
这种收发器支撑300 bps以下的DL/T645数据速率。引荐毛病维护偏置网络运用一个120Ω端接电阻器和两个1.1kΩ毛病维护偏置电阻器。
参考文献
1、《带IEC-ESD维护的总线极性校对RS-485收发器》，见于《SN65HVD888产品阐明书》，网址：www.ti.com/sllseh3-aaj
2、《DL/T645-1997多功能瓦时电表通讯协议》，中华人民共和国电力部。
3、《TIA/EIA-485(RS-485)接口电路》，见于《运用陈述》，网址：www.ti.com/slla036-aaj
4、《RS-422和RS-485规范概览与体系配置》，见于《运用陈述》，网址：www.ti.com/slla070-aaj
5、《平衡数字多点体系中TIA/EIA-485-A生成器和接纳器的电特性》，2003年，电信行业协会，网址：www.tiaonline.org
6、《TIA/EIA-TSB 89：TIA/EIA-485-A运用攻略》，2006年1月1日，电信行业协会，网址：www.techstreet.com/products/1525598
7、《ISO/IEC 8482：1993年信息技术(体系间长途通讯与信息交流)双绞线多点互连》，1993年，国际规范安排，网址：www.iso.org
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