与单核处理器比较，多核处理器在体系结构、软件、功耗和安全性规划等方面面临着巨大的应战，但也蕴含着巨大的潜能。
CMP和SMP相同，致力于开掘核算的粗粒度并行性。CMP能够看做是跟着大规模集成电路技能的开展，在芯片容量足够大时，就能够将大规模并行处理机结构中的SMP(对称多处理机)或DSM(散布同享处理机)节点集成到同一芯片内，各个处理器并行履行不同的线程或进程。在依据SMP结构的单芯片多处理机中，处理器之间经过片外Cache或者是片外的同享存储器来进行通讯。而依据DSM结构的单芯片多处理器中，处理器间经过衔接散布式存储器的片内高速穿插开关网络进行通讯。
因为SMP和DSM已经是十分老练的技能了，CMP结构规划比较简略，仅仅后端规划和芯片制作工艺的要求较高罢了。正因为这样，CMP成为了最早被运用于商用CPU的“未来”高功能处理器结构。
尽管多核能运用集成度进步带来的许多长处，让芯片的功能成倍地添加，但很显着的是本来体系级的一些问题也引进到了处理器内部。
1核结构研讨：同构仍是异构
CMP的构成分红同构和异构两类，同构是指内部核的结构是相同的，而异构是指内部的核结构是不同的。为此，面临不同的运用研讨核结构的完成对未来微处理器的功能至关重要。核本身的结构，关系到整个芯片的面积、功耗和功能。怎样承继和开展传统处理器的作用，直接影响多核的功能和完成周期。一起，依据 Amdahl定理，程序的加速比决议于串行部分的功能，所以，从理论上来看好像异构微处理器的结构具有更好的功能。
核所用的指令体系对体系的完成也是很重要的，选用多核之间选用相同的指令体系仍是不同的指令体系，能否运转操作体系等，也将是研讨的内容之一。
2 程序履行模型
多核处理器规划的首要问题是挑选程序履行模型。程序履行模型的适用性决议多核处理器能否以最低的价值供给最高的功能。程序履行模型是编译器规划人员与体系完成人员之间的接口。编译器规划人员决议怎么将一种高档言语程序按一种程序履行模型转换成一种方针机器言语程序; 体系完成人员则决议该程序履行模型在详细方针机器上的有用完成。当方针机器是多核体系结构时，发生的问题是: 多核体系结构怎么支撑重要的程序履行模型?是否有其他的程序履行模型更适于多核的体系结构?这些程序履行模型能多大程度上满意运用的需求并为用户所承受?
3 Cache规划: 多级Cache规划与共同性问题
处理器和主存间的速度距离对CMP来说是个杰出的对立，因而有必要运用多级Cache来缓解。现在有同享一级Cache的CMP、同享二级Cache的 CMP以及同享主存的CMP。一般，CMP选用同享二级Cache的CMP结构，即每个处理器中心具有私有的一级Cache，且一切处理器中心同享二级 Cache。
Cache本身的体系结构规划也直接关系到体系全体功能。但是在CMP结构中，同享Cache或独有 Cache孰优孰劣、需不需求在一块芯片上树立多级Cache，以及树立几级Cache等等，因为对整个芯片的尺度、功耗、布局、功能以及运转功率等都有很大的影响，因而这些都是需求仔细研讨和讨论的问题。
另一方面，多级Cache又引发共同性问题。选用何种Cache 共同性模型和机制都将对CMP全体功能发生重要影响。在传统多处理器体系结构中广泛选用的Cache共同性模型有: 次序共同性模型、弱共同性模型、开释共同性模型等。与之相关的Cache共同性机制主要有总线的侦听协议和依据目录的目录协议。现在的CMP体系大多选用依据总线的侦听协议。
4 核间通讯技能
CMP处理器的各CPU中心履行的程序之间有时需求进行数据同享与同步，因而其硬件结构有必要支撑核间通讯。高效的通讯机制是CMP处理器高功能的重要保障，现在比较干流的片上高效通讯机制有两种，一种是依据总线同享的Cache结构，一种是依据片上的互连结构。
总线同享Cache结构是指每个CPU内核具有同享的二级或三级Cache，用于保存比较常用的数据，并经过衔接中心的总线进行通讯。这种体系的长处是结构简略，通讯速度高，缺陷是依据总线的结构可扩展性较差。
依据片上互连的结构是指每个CPU中心具有独立的处理单元和Cache，各个CPU中心经过穿插开关或片上网络等办法衔接在一起。各个CPU中心间经过音讯通讯。这种结构的长处是可扩展性好，数据带宽有确保; 缺陷是硬件结构杂乱，且软件改动较大。
或许这两者的竞赛成果不是相互替代而是相互合作，例如在大局规模选用片上网络而部分选用总线办法，来到达功能与杂乱性的平衡。
5 总线规划
传统微处理器中，Cache不射中或访存事情都会对CPU的履行功率发生负面影响，而总线接口单元(BIU)的作业功率会决议此影响的程度。当多个 CPU中心一起要求拜访内存或多个CPU中心内私有Cache一起呈现Cache不射中事情时，BIU对这多个拜访恳求的裁定机制以及对外存储拜访的转换机制的功率决议了CMP体系的全体功能。因而寻觅高效的多端口总线接口单元(BIU)结构，将多中心对主存的单字拜访转为更为高效的猝发(burst)拜访; 一起寻觅对CMP处理器全体功率最佳的一次Burst拜访字的数量模型以及高效多端口BIU拜访的裁定机制将是CMP处理器研讨的重要内容。
6 操作体系规划: 使命调度、中止处理、同步互斥
关于多核CPU，优化操作体系使命调度算法是确保功率的要害。一般使命调度算法有大局行列调度和部分行列调度。前者是指操作体系保护一个大局的使命等候行列，当体系中有一个CPU中心空闲时，操作体系就从大局使命等候行列中选取安排妥当使命开端在此中心上履行。
这种办法的长处是CPU中心运用率较高。后者是指操作体系为每个CPU内核保护一个部分的使命等候行列，当体系中有一个CPU内核空闲时，便从该中心的使命等候行列中选取恰当的使命履行，这种办法的长处是使命基本上无需在多个CPU中心间切换，有利于进步CPU中心部分Cache射中率。现在大都多核 CPU操作体系选用的是依据大局行列的使命调度算法。
多核的中止处理和单核有很大不同。多核的各处理器之间需求经过中止办法进行通讯，所以多个处理器之间的本地中止控制器和担任裁定各核之间中止分配的大局中止控制器也需求封装在芯片内部。
别的，多核CPU是一个多使命体系。因为不同使命会竞赛同享资源，因而需求体系供给同步与互斥机制。而传统的用于单核的处理机制并不能满意多核，需求运用硬件供给的“读-修正-写”的原子操作或其他同步互斥机制来确保。
7 低功耗规划
半导体工艺的迅速开展使微处理器的集成度越来越高，一起处理器表面温度也变得越来越高并呈指数级添加，每三年处理器的功耗密度就能翻一番。现在，低功耗和热优化规划已经成为微处理器研讨中的中心问题。CMP的多中心结构决议了其相关的功耗研讨是一个至关重要的课题。
低功耗规划是一个多层次问题，需求一起在操作体系级、算法级、结构级、电路级等多个层次上进行研讨。每个层次的低功耗规划办法完成的作用不同——笼统层次越高，功耗和温度下降的作用越显着。
8 存储器墙
为了使芯片内核充分地作业，最起码的要求是芯片能供给与芯片功能相匹配的存储器带宽，尽管内部Cache的容量能处理一些问题，但跟着功能的进一步进步，有必要有其他一些手法来进步存储器接口的带宽，如添加单个管脚带宽的DDR、DDR2、QDR、XDR等。相同，体系也有必要有能供给高带宽的存储器。所以，芯片对封装的要求也越来越高，尽管封装的管脚数每年以20%的数目进步，但还不能彻底处理问题，并且还带来了本钱进步的问题，为此，怎样供给一个高带宽，低推迟的接口带宽，是有必要处理的一个重要问题。
9 可靠性及安全性规划
跟着技能革新的开展，处理器的运用渗透到现代社会的各个层面，但是在安全性方面却存在着很大的危险。一方面，处理器结构本身的可靠性低下，因为超微细化与时钟规划的高速化、低电源电压化，规划上的安全系数越来越难以确保，毛病的发生率逐步走高。另一方面，来自第三方的歹意进犯越来越多，手法越来越先进，已成为具有普遍性的社会问题。现在，可靠性与安全性的进步在核算机体系结构研讨范畴备受注视。
往后，CMP这类处理器芯片内有多个进程一起履行的结构将成为干流，再加上硬件杂乱性、规划时的失误添加，使得处理器芯片内部也未必是安全的，因而，安全与可靠性规划任重而道远。
