这两种言语都是用于数字电子体系规划的硬件描绘言语，并且都已经是 IEEE 的规范。 VHDL 1987 年成为规范，而 Verilog 是 1995 年才成为规范的。这个是因为 VHDL 是美国军方安排开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 规范呢？它必定有其优越性才行，所以说 Verilog 有更强的生命力。
这两者有其一起的特色：
1. 能形式化地笼统表明电路的行为和结构；
2. 支撑逻辑规划中层次与规模地描绘；
3. 可借用高档言语地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以确保规划的正确性；
4. 支撑电路描绘由高层到低层的归纳转化；
5. 硬件描绘和完成工艺无关；
6. 便于文档办理；
7. 易于了解和规划重用
可是两者也各有特色。 Verilog HDL 推出已经有 20 年了，具有广泛的规划集体，老练的资源也比 VHDL 丰厚。 Verilog 更大的一个优势是：它十分简单把握，只需有 C 言语的编程根底，通过比较短的时刻，通过一些实践的操作，能够在 2 ～ 3 个月内把握这种规划技能。而 VHDL 规划相对要难一点，这个是因为 VHDL 不是很直观，需求有 Ada 编程根底，一般以为至少要半年以上的专业培训才干把握。
现在版别的 Verilog HDL 和 VHDL 在行为级笼统建模的覆盖面规模方面有所不同。一般以为 Verilog 在体系级笼统方面要比 VHDL 略差一些，而在门级开关电路描绘方面要强的多。
近 10 年来， EDA 界一向在对数字逻辑规划中究竟用哪一种硬件描绘言语争论不休，现在在美国，高层次数字体系规划领域中，使用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 开展的比较好。在我国许多集成电路规划公司都选用 Verilog ，但 VHDL 也有必定的商场。
