本文主要是先论述传统Gardner算法的原理，然后给出改善后的规划和FPGA完结办法，终究对成果进行仿真和剖析，证明该规划计划的正确、可行性。
0 导言
数字通讯中，位同步功能直接影响接纳机的好坏，是通讯技术研究的要点和热点问题。通讯体系中，接纳端发生与发送基带信号速率相同，相位与最佳判守时间共同的守时脉冲序列，该进程即称为位同步。常见的位同步办法包括滤波法和鉴相法。滤波法对接纳波形进行改换，使之含有位同步信息，再经过窄带滤波器滤出，缺陷是只适用于窄带信号。最为常用的位同步办法是鉴相法，包括锁相法和内插法两种。锁相法选用传统锁相环，需求不断调整本地时钟的频率和相位，不合适宽速率规模的基带码元同步。而内插规律运用数字信号的内插原理，经过核算直接得到最佳断定点的值和相位。
Gardner算法便是依据内插法的原理，经过守时环路调整内插核算的参数，然后盯梢和锁定位同步信号，该算法的长处在于不需求改动本地采样时钟，能够习惯较宽速率规模内的基带信号，因而具有传统办法不行代替的优势。Gardner算法的完结办法，为算法的运用供给了根底。Farrow结构十分合适完结Gardner算法的中心，即内插滤波器部分，其长处是资源占用较少，且滤波器系数实时核算，便于内插参数调整。守时差错检测，但在守时差错检测时需求信号中存在断定信息，而且对载波相位差错灵敏。缺乏进行了改善，提出了GA-TED(Gardner Timing Error Detection)算法，其长处是不需求预知断定信息，且独立于载波同步，而且合适FPGA 完结。改善的Gardner 算法，并将其运用于M-PSK 体系。提高了Gardner 算法的抗自噪声才能，即降低了对本地时钟的要求。
本文依据FPGA 渠道并选用Gardner 算法规划，其间，内插滤波器选用Farrow 结构，守时差错检测选用GA-TED算法。一同对传统Gardner算法结构进行了改善，使环路滤波器和NCO的参数可由外部操控器设置，以习惯不同速率的基带码元，完结通用的位同步器的规划计划。此外，本规划计划还对FPGA 代码进行了优化，节省了很多硬件资源。终究进行了仿真和剖析，给出了仿真成果，证明了该计划的可行性。
1 传统Gardner 算法与改善
1.1 传统Gardner算法基本原理
传统Gardner算法结构如图1所示。
在图1中，输入的接连时间信号x(t) 码元周期为T,频带受限。在满意奈奎斯特定理的条件下，接纳端选用独立时钟对x(t) 进行采样。内插滤波器核算出内插值y(k)，送至守时环路进行差错反应和参数调整，并与操控器输出的位同步脉冲BS一同送往解调器的抽样断定器。
守时环路包括守时差错检测、环路滤波器和操控器。守时差错检测提取插值时间和最佳判守时间的差错;该差错经环路滤波器滤除高频噪声后送给操控器;操控器核算插值时间(即为位同步信号的2倍频)和差错距离。插值时间和差错距离用于调整内插滤波器的系数，使插值时间尽可能与最佳断定点同相，终究完结位同步信号的提取。
1.2 改善的Gardner算法结构
从上节能够看出，传统Gardner算法无法满意较宽速率规模基带信号的位同步要求。为完结该要求，本规划在FPGA 渠道的根底上，对算法完结结构进行了改善，改善结构如图2所示。
图2中，内插滤波器选用Farrow结构的FIR 滤波器完结，滤波器系数实时核算;守时差错检测选用独立于载波且采样点较少的GA-TED 算法;环路滤波器、内部操控器可由外部操控器设置参数，基带码元速率改变时，相应参数能够随之改变。因而，本规划能够满意位同步器的通用性要求。
该同步器作业进程如下：外部操控器依据基带码元速率设置相应参数，经过外部操控器接口将操控、地址和数据信号别离送往分频器、环路滤波器和内部操控器。时钟电路别离供给采样时钟和FPGA 时钟，FPGA作业时钟在片内经过分频器发生所需频率的时钟，供FPGA 各模块运用。输入接连时间信号x(t) 经由独立时钟操控的ADC 进行采样，转换为8 位数字信号送至FPGA 内，符号化后变为有符号数字序列，送入内插滤波器模块。内插滤波器依据输入信号的采样值和内部操控器给出的参数μk,在每个插值时间kTi 核算出最佳断定点的内插值y(kTi)。守时差错检测核算出差错μτ (n)，输出至环路滤波器。环路滤波器依据当时的参数设定，滤除噪声并将差错信息送给内部操控器。内部操控器以NCO为中心，依据处理后的差错信息和设定的频率字参数调整插值时间kTi,使之尽可能挨近最佳判守时间，并输出位同步脉冲BS,一同核算出差错距离μk 送给内插滤波器，进行内插值核算，终究完结守时信息的康复。
2 FPGA规划
2.1 全体结构规划
依据图2的算法结构，FPGA规划选用模块化方法，全体结构的顶层图如图3所示。
从图3能够看到，该规划包括分频器(DIV_FRE)、符号化(SYM)、内插滤波器(INTERPOLATION)、守时差错检测(TED)、环路滤波器(LPF)、内部操控器(INTER_CTL)和外部操控器接口的时序电路(EXTER_CTL)共7个模块。其间，分频器由片外晶振供给时钟输入，分频后为片内其他模块供给相应时钟。其间码元时钟的分频系数可由外部操控器经过接口进行设置。符号化是将A/D采样发生的无符号数转换为有符号数，以便后续模块进行带符号的运算。
外部操控器接口的时序电路将外部操控器送来的操控信号(ALE和RD)、地址信号(P2.0、P2.1)和数据信号(P0口)、转换为FPGA 内分频器、环路滤波器和NCO的使能信号和参数，完结对位同步器各参数的设置。
分频器、符号化和外部操控器接口模块完结较为简略，不再赘述。而内插滤波器、守时差错检测、环路滤波器和内部操控器的完结较为杂乱，且本规划经过选用相应算法和改善结构，完结了位同步器的通用性。本文将具体论述这些模块的规划。
