在雷达、通讯、气候、军事监控及环境监测等范畴，现场信号具有重要的效果。这些信号的首要特色是：实时性强、数据速率高、数据量大、处理杂乱。为能够完好、准确地捕获到各种信号并及时进行处理，需求临测体系能够具有恣意长度接连收集和存储的功用，且具有较高的数据传输率。考虑到FPGA具有丰厚的可编程I／O引脚、时钟频率高、时序操控准确、运转速度快、编程装备灵敏等特色，选用其作为中心操控模块。因为光纤通讯运用简略的点到点互连，具有传输损耗低、传输频带宽、速率高和抗电磁搅扰等长处，在添加牢靠性的一起降低了电缆衔接的杂乱程度，所以选用光纤作为信号传输前言。
这儿规划的数据收集操控模块能够对8通道模仿信号进行两种不同频率的收集，收集时刻的长短町以进行操控，并对数据进行了编帧，编解码处理，运用光纤进行数据传输。
1 模块结构规划方案
8通道的模仿信号通过信号调度、A／D模数转化电路后进入FPGA。上位机发送的操控帧经光收发模块、串并转化器后进入FPGA，作为收集数据的帧头部分，该帧中有1 Byte决议了采样的频率。上位机向FPGA发送采样操控信号：采样导前信号以及采样时刻长度信号。在FPGA中将8通道收集的数据以两通道为一组分红4份别离与帧头打包组帧，存入双口RAM，编码处理后通过并串转化器、光收发模块发送出去。模块结构规划框图如图1所示。
2 硬件规划
该数据收集操控模块首要由3部分组成，别离为模仿信号处理部分、逻辑操控部分和光纤通讯部分。
选用AD8036完成对模仿信号的调度，将其操控在ADC转化的电压范围内。该芯片为单位增益稳定型箝位放大器，具有反常快速且准确的脉冲响应特性，是快速及高分辨率ADC的抱负驱动器及缓冲器。ADC选用AD10242，它是一种高速度、高性能、低功耗的双通道模数转化器。40M Hz采样速率，12位分辨率，片内带有盯梢／维护放大器（T／H）、基准电源和输出缓冲器。片内两个通道彻底独立，均有各自的泽码和模仿输入，选用激光批改增益和偏移匹配，可确保两个通道之间的串扰《80 dB。ADC的输出为TTL电平，通过电平转化器材SN74LVCC3245A转化为LVT TL电平后送至FPGA。
FPGA选用Xilinx公司Spartan-3E系列的XC3S1200E，它有120万体系门、136 kB分布式RAM、504 kB块RAM、8个数字时钟办理模块（Digital ClockManager，DCM）、最大可用I／O数为304。其内部资源以及管脚数量能够满意本模块的规划需求。本模块用两种方法装备FPGA，在调试中运用JTAG口装备，在终究产品中运用PROM装备，选用XCF04S芯片。
MXP-123MD-F是HC Genuine公司出产的一种支撑热插拔的高速小型光收发模块，用于光电转化，其信号传输率为622 Mbit·s-1，输入输出电平为差分LVPECL电平。在光纤数据接纳端通过MAX9376将信号转化为LVDS电平后再通过串并转化器SN65LV1224B送至FPGA。FPGA将收集数据输出给并串转化器SN65LV1023A后通过MAX9376转化为LVPECL电平再通过光纤发送出去。
3 软件规划
FPGA编程软件为Xilinx公司的ISE，别离选用原理图方法和VHDL硬件编程言语编写，尖端文件为原理图方法。
时钟的办理与操控选用DCM模块完成。DCM的功用包含消除时钟的延时、频率的组成、时钟相位的调整等；并能映射到PCB上，用于同步外部芯片，将芯片内、外的时钟操控一体化。在模块规划中，DCM将晶振供给的40 MHz时钟信号，经频率组成为12 MHz、60 MHz时钟进行逻辑处理；并将时钟映射在PCB上用于同步并串转化器。
数据的缓存运用双口RAM，运用FPGA内部的逻辑资源完成。其间大容量的缓存运用块RAM，运用它们能够到达较高的读写速度，一起不会占用逻辑资源。小容量的缓存运用分布式RAM。
8B／10B编码技能具有很好的直流平衡特性，具有必定的抗搅扰和检错才能，适用于高速串行光纤传输体系。它将8 bit的基带数据依照3B／4B和5B／6B两个编码映射成10 bit的数据进行发送，避免在基带数据中有过多的0码流或1码流，确保输出码流的直流平衡。该技能能够有用地检测过错；供给有用的比特改变密度用于时钟康复；能够反抗较差传输信道的搅扰；完成相对简略，以廉价的方法制作牢靠的收发器。
FPGA的逻辑框图如图2所示。输入数据包含8组12位的A／D数字信号；串并转化器的输出康复时钟及10位并行数据；上位机发送的采样导前信号（DQ）以及采样时刻长度信号（ES）。FPGA的输出数据包含4路并串转化器的参阅输入时钟及4组10位的并行信号。
为进步信道运用率，每两组A／D数据组合在一起。如图3所示，24 bit数据以20 MHz速率缓存后再通过60 MHz的计数器分为3 Byte。
FPGA收到的10位并行数据，通过10B／8B解码、数据判别、帧提取后得到12 MHz速率的数据帧。依据体系通讯协议，取出数据帧的一部分缓存入双口RAM作为收集数据的帧头。数据帧第2个Byte的第3位确认采样频率，当其为1时采样频率为20 MHz，当其为0时采样频率为2MHz。FP GA接纳到上位机发送的采样导前信号后将帧头以60 MHz速率缓存，当采样时刻长度信号到来后依照所需的采样频率开端进行采样，相同以60 MHz速率缓存。然后将帧头和收集数据通过组帧、8B／10B编码后发送出去。
图4为经光纤收到的数据在解码后的处理结果。其间clk12为12 MHz的时钟；dina为解码后的数据帧；st与数据帧的第1个Byte对齐，便利后续编程作业的进行。因为数据帧的第2个Byte AE的第3位为1，所以采样频率为20 MHz。
图5为采样数据处理结果。其间es为采样时刻长度信号；clk为40 MHz的时钟；d为40 MHz采样数据；clk60为60 MHz时钟；dz为d经20 MHz采样，转化为3个Byte后的数据。例如示例中d为A6F56E，287E11，E9AA14，41F19C，CF9D0D，448E4F等，dz取其间的隔项，如：A6F56E，E9AA14，CF、9DOD等，将每项转化为3 Byte，如A6，F5，6E，E9，AA，14，CF，9D，0D等。
4 结束语
文中所规划的高速数据收集操控模块以FPGA为中心，配以信号调度、模数转化、光收发模块等电路，完成了高速数据收集和光纤传输。该模块具有精度高，处理速度快，实时性好等特色，现已成功应用于某项目中，经实验验证，彻底满意体系对信号收集和处理的实践要求。
