并串转化电路在通讯接口中具有广泛的运用，可编程逻辑阵列因为具有灵敏、可重构等特色十分适应于并串转化硬件电路的完成。为了处理硬件电路结构中资源与功用的对立，剖析比较了移位寄存器、计数器与组合逻辑条件断定三种不同的并串转化硬件电路结构，并经过规划仿真对其进行了功用验证和功用评价。试验结果表明选用移位寄存器的完成办法具有最优的速度功用，选用计数器的完成办法具有最优的性价比，选用组合逻辑条件断定的完成办法具有最少的寄存器资源耗费，可根据实践运用需求合理挑选并串转化硬件电路完成办法。
0 导言
并串转化电路作为一种重要的数字信号传输途径，在SPI、I2C、UART等接口协议及高速SERDES、PCIE等通讯接口上具有广泛的运用。在近年来的集成电路开展中，针对并串转化电路的规划主要有三种途径，别离是选用集成电路定制的规划办法、根据可编程逻辑阵列（Field Programmable Gate Array，FPGA）的规划办法以及选用软件的规划办法。根据集成电路定制的并串转化电路规划办法因为流片本钱昂扬，一般仅运用在一些对传输速率要求十分高的场合，如1.25 Gbps的并串转化集成电路、2.5 Gbps的PCIE并串转化电路、1.25 GHz的差分收发芯片以及4G高速并串转化电路等。而选用软件的并串转化规划办法一般只适应于传输速率要求较低的场合，一起因为软件规划办法一般要占用处理器的时刻，在频频通讯的场合会下降处理器的功用。根据FPGA的并串转化电路完成因为可以很好的在本钱和功用之间取得一个折中，因此取得了广泛的开展，如在SPI、I2C等接口协议中的运用。
在根据FPGA的并串转化电路完成中，选用计数器的办法来完成并串转化电路是运用最多的办法，如孙志雄等选用计数器的办法完成了16位输入/8位数据输出的并串转化电路规划及仿真，王冲等选用计数器的办法完成了9位的并串转化电路规划，王鹏等选用计数器的办法完成了N位的并串转化电路规划，薛沛祥等选用计数器的办法完成了恣意位的并串转化电路规划。因为在根据FPGA的规划中，资源运用与速度是一对对立体，因此怎么根据详细的运用需求以最小的资源来取得最大的功用是工程规划的方针。
针对不同的运用需求，根据FPGA对不同的并串转化电路进行了硬件完成，别离比较剖析了选用移位寄存器、计数器及组合逻辑条件断定三种并串转化硬件电路结构的资源耗费与速度功用，并经过规划仿真对并串转化硬件电路的功用进行了验证。试验结果表明选用移位寄存器的并串转化电路完成办法具有最优的速度功用体现，可适应于高速运用的范畴。选用计数器的并串转化电路完成办法具有最优的性价比体现，具有资源与速度的归纳才能优势。选用组合逻辑条件断定的并串转化电路完成办法在一些对寄存器资源有严厉限制的场合具有较高的运用价值。
1 硬件完成结构
资源和功用是硬件电路结构的一对对立体，怎么规划更好的硬件电路结构使其资源运用更小、功用更高成为研究者的寻求方针。根据FPGA的并串转化电路有不同的硬件完成结构，为了在其资源运用和功用之间找到一个最优的平衡，剖析比较了三种不同的并串转化电路硬件结构，别离如图1、图2和图3所示。
办法1的并串转化电路硬件完成结构选用了移位寄存器的规划方案，经过规划N个移位寄存器，并初始化为0，在每个时钟周期左移一个寄存器（置1），来操控串行输出数据的位宽。这种规划方案因为组合逻辑规划较少，因此要害途径的推迟理论上会更短，整个硬件电路的速度会更高。
办法2的并串转化电路硬件完成结构选用了计数器累加的规划方案，经过规划一个位宽为log2N的计数器，进行N次累加后来操控串行输出数据的位宽。这种规划方案减少了寄存器资源的运用量，其要害途径由组合逻辑的加法器决议，要害途径推迟会比办法1更长一些。
办法3的并串转化电路硬件完成结构选用了组合逻辑条件断定的规划方案，经过对N位并行输入的数据根据奇偶特性进行位与及位或组合逻辑断定，进而来对串行输出数据的位宽进行操控。这种规划方案在硬件描绘言语代码上显得更简单点，其寄存器资源运用与办法2相差不大，但因为选用了更多的组合逻辑运算，因此其要害途径推迟在三种办法中应当是最长的。
