JESD204B串行数据链路接口针对支撑更高速转化器不断添加的带宽需求而开发。作为第三代标准，它供给更高的通道速率最大值（每通道高达12.5 Gbps），支撑确认推迟和谐波帧时钟。此外，得益于转化器功用的提高–这些转化器兼容开放市场FPGA处理计划，而且可扩展–现已能轻松传输很多待处理的数据。
FPGA供货商已评论了许多年有关千兆串行/解串（SERDES）接口的论题，尽管曩昔大部分模数转化器（ADC）和数模转化器（DAC）并未装备这类高速串行接口。FPGA和转化器不与任何通用标准接口，无法运用SERDES的高带宽。JESD204B兼容型转化器可以处理这个问题，而人们针对这种新功用提出了一些问题。
什么是8b/10b编码，为什么JESD204B接口需运用这种编码？
无法保证差分通道上的直流平衡信号不受随机非编码串行数据搅扰，由于很有或许会传输很多相反的1或0数据。经过串行链路传输的随机数据还或许长时刻无活动状况，并在相对较长的时刻内为全1或全0。
发生这种状况时，未编码串行数据流的直流平衡被阻隔，发生两种极点状况中的一种。此刻，若链路上再次传输有用数据，则很有或许发生位过错，由于线路从头开始偏置。别的，一个长时刻的问题是电子搬迁，由于相对差分对的另一侧，会坚持一侧的差分直流电压。为了战胜这些问题，一般在差分串行数据流中（包括JESD204B）选用8b/10b编码计划。
8b/10b编码选用10个数据位，经过查找表方法从源端发送器发送8位初始信息。这种方法具有25%的固有开支（10b/8b= 1.25），功率较低。此外，编码答应每个10位符号传输至少3位（但不超越8位）数据。这样可保证接纳器有满足的转化数据来康复内嵌的时钟信息，而不管底层数据的动态活动状况怎么。
运用8b/10b编码时，串行数据流中二进制0和1之间的误差坚持在±1以内，因而信号长时刻坚持直流平衡。然后，必须在接纳器端的数据流上履行10位到8位的反向解码，才干运用反向查找表康复原始数据。更为高效的64b/66b编码作业原理与此类似，但开支仅为3.125%.这种方法更为先进，或许会用于未来的JESD204发布版中。
我为转化器分配的JESD204B通道在体系板上无法顺畅路由至FPGA.穿插对太多，十分简略受串扰影响。能否从头映射JESD204B的通道分配，改进布局？
尽管转化器的JESD204B串行通道或许由数字、字母或其他术语指定其完好链路的特定联系，但这种联系并非一定要坚持固定不变。标准答应在初始装备数据中从头映射分配联系，只需每个通道和器材都有共同的辨认号即可。链路装备数据包括器材和通道辨认号，可辨认其操作。运用该信息，经过纵横式多路复用器，多通道发送器就可方便地从头分配任何数字逻辑串行数据至任何物理输出通道。
尽管这仅仅标准答应的一个可选功用，但假如ADC供货商供给纵横式多路复用器功用，可将逻辑输出从头分配给物理输出，那么链路I/O就能从头装备为最佳次序，为布局布线供给最大程度的便当。FPGA接纳器可接纳相同的初始装备数据，并改动预期通道分配，康复数据。有了这一功用，从一个器材到另一个器材的通道路由便简略得多，并可独立于硅片供货商在数据手册中分配的初始称号。
我正测验在我体系中规划一个运用JESD204B多点链路的转化器。它与单点链路有何不同？
JESD204B标准供给称为“多点链路”的接口。它是一种衔接三个或三个以上JESD204B设备的通讯链路。取决于转化器的运用方法，比较单点链路，这种链路装备在某些状况下更为有用。
比方，运用JESD204B的双通道ADC.大部分状况下，双通道ADC针对两个转化器供给单个时钟输入。它将迫使ADC以相同的频率进行模仿采样。但关于某些特定的运用而言，这类器材也或许选用两个独立的输入时钟，每个时钟可独自驱动对应的ADC.这样，两个ADC之间便有或许发生采样相位差，乃至每个ADC独自以彼此不相干的频率进行采样。在后一种状况中，单个JESD204B链路上存在来自一切两个转化器的数据，若不选用杂乱的后端FIFO计划，则无法正常作业。
该问题的一种处理计划是让双通道转化器运用多点链路JESD204B接口，其间每个转化器都运用各自独立的串行链路输出。然后便可针对每个ADC运用非相干时钟，且每个串行链路的输出可方便地独自路由至独立的FPGA或ASIC.多点链路装备还可用于将单个FPGA的多路数据流发送至多个DAC.跟着链路上器材数目的添加，在多点装备中最小化器材的时钟散布偏斜将会是十分具有挑战性的使命。
JESD204B中的确认推迟究竟是什么？ 它是否便是转化器的总推迟？
ADC的总推迟表明其输入一个模仿样本、处理、并从器材输出数字信号所需的时刻。类似地，DAC的总推迟表明从数字样本数据输入器材直到模仿输出相应样本的时刻。一般，对这两者都以分辨率为采样时钟周期进行丈量，由于它们与频率有关。这在原理上与JESD204B链路布置中描绘的确认推迟的界说有所不同。
JESD204B链路的确认推迟界说为数据从发送器（ADC或源端FPGA）的并行帧数据输入传达至接纳器（DAC或接纳端FPGA）并行去帧数据输出所需的时刻。该时刻一般以分辨率为帧时钟周期或以器材时钟进行丈量（图1）。该界说不包括ADC的模仿前端内核或DAC的后端模仿内核。不只两个器材在这种推迟核算中作为函数运用，与两个器材接口的串行数据信号路由也将作为函数参加核算。这意味着确认推迟在多转化器体系或多点链路中，或许大于或小于确认推迟，详细取决于JESD204B通道的路由长度。接纳器的缓冲器推迟有助于补偿路由形成的推迟差异。
