作者/袁行猛 1,2 ，陈亮 3 ，徐兰天 1,2(1.我国电子科技集团公司第四十一研讨所，安徽 蚌埠 233010；2.电子信息测验技能安徽省要点实验室，安徽 蚌埠233010；3.安徽省科学技能研讨院，安徽 合肥 233000)
摘要：5G极高速的传输速率导致信号带宽和基带信号处理速度都将大大添加，对极高速数据流的实时处理和解析使得测验难度变得愈加困难，CPRI协议作为现阶段高速传输的一种协议，被本立异基金项目选用且用于数据传输，本研讨依据Xilinx公司的xcvu9p系列芯片，运用FPGA中自带的CPRI协议的IP核进行例化和规划，为了运用该CPRI核，规划了数据转化模块，对数据进行相应的处理，已满意CPRI核对传输数据的要求。
要害词: CPRI协议; FPGA; 5G极高速; 高速传输
*项目基金：我国电科技能立异基金项目《微波毫米波大带宽大规模MIMO测验技能研讨》
0 导言
跟着技能的不断改造与前进，跟着通讯技能本身开展的需求以及持续增长的用户需求，掀起了新一代通讯技能的开展热潮。此外，智能终端设备的许多遍及带来了数据流量的激增。5G通讯的开展便提上日程，作为新一代通讯的热门技能将面对许多的研讨难题，除了要能够剖析6 GHz以下频率的波形以外，还需求剖析微波，毫米波等波形。5G技能最明显的应战首要在于5G极高速的传输速率导致信号带宽和基带信号处理速度都将大大添加，对极高速数据流的实时处理和解析使得测验难度变得愈加困难 [1] 。
跟着数据传输的要求不断提高，因而无线接口联盟（爱立信，华为，NEC，西门子和北电）建议并规则了CPRI协议的规范，CPRI作为通用公共无线接口供给了无线操控设备（REC）与无线设备（RE）或RE与RE之间的通讯规范。通用的敞开规范极大节省了产品成本，有用提高了其通用性和灵活性。不只处理了5G高速通讯下数据的传输要求，一起所含有的操控信息（如：信号丢掉、帧丢掉等物理层的告警信息）能够完结对数据的处理与操控，完结不同功率以及上下行之间的切换，提高了数据传输的可靠性 [2] 。
为了完结基带处理单元（BBU）与射频单元（RFU）之间数据的收发操作，满意不同厂商之间的通讯设备能够互联，因而需求规则在某一种协议下进行数据的传输操作。从核心网传入BBU的基带信号通过基带处理单元进行处理（编码、复用、调制和扩频等）然后通过光纤传入到射频单元。数据的收发体系如图1所示。
1 体系架构
依据CPRI协议的5G基带数据传输体系如图2所示，该体系完结了基带单元BBU和射频单元RFU之间依据CPRI协议的数据通路。
其间，CPRI协议用Xilinx公司的IP核完结，为了运用该CPRI核，需求规划数据转化模块。数据转化模块完结两个根本功用：（1）比特重填。
（2）速率匹配。
在发端，数据转化模块将接连采样的IQ数据转化为契合CPRI协议帧结构和速率的数据；在收端，数据转化模块将CPRI协议中的数据康复为按指定采样率接连采样的IQ数据。
2 CPRI协议
CPRI超帧及根本帧结构 [3]
根本帧到（通用移动通讯体系）UMTS无线帧的逐级嵌套示意图如图3所示。关于CPRI 10 ms 的帧来说，一个BFN包括150个超帧，长度为10 ms；每个超帧含有256个根本帧，长度为66.67μs。每个根本帧帧长：1 Tc＝1/3.84 MHz＝，每个字传输时刻：ns。一个根本帧包括16个字。
一个超帧的256个操控字依照每4个字一组被分红64个子信道所示。子信道用Ns来表明，Ns=0⋯63，每个子信道里的操控字序号 Xs=0⋯3，一个超帧的操控字序号 X=Ns+64×Xs，取值规模为0⋯255。在数据传输过程中，根本帧中的操控字首要被传输，超帧中操控字与IQ数据替换进行传输，图4为单个超帧在时序上的子信道和操控字的阐明。关于子信道0，除了同步操控字（Xs=0），操控字节#Z.X.Y（Y≥1）的内容是保存的（“r”）。关于子信道2，操控字节# Z.X.Y（Y≥1）的内容是保存的（“r”）。
3 数据转化规划
3.1 功用规划
(1)比特重填
接连采样的发端数据I、Q各16 bit，组成32 bit数据通路，每帧为64组；而9830.4 Mb/s线速率、位宽的CPRI协议每个根本帧也为64个周期，但其间前4个周期传送操控字（128 bit），CPRI核接纳IQ数据流时会主动疏忽前四个周期数据，从其他端口读入操控字。CPRI核的数据时序逻辑如图5所示。
因而，需将IQ路数据的最低位比特删去，各保存，将64周期30 bit的数据重排为60周期32 bit。
收端则将其从头康复为64周期一帧的接连数据，IQ的最低位填0。比特重填示意图如图6。
(2)速率匹配
为了习惯5G通讯中30 kHz和60 kHz两种子载波距离的数据的基带传输，发端和收端IQ数据选用MHz和245.76 MHz两种采样频率，而CPRI核固定选用的数据读入和输出频率。关于采样率的输入，需求用两个根本帧的时刻缓存，再用一个根本帧的时刻输出，接着输出一个全0的无效帧，等候下一帧数据。对应地，收端识别到有用帧并缓存之后，用两个帧的时刻输出 [4] 。
3.2 算法规划
(1)乒乓缓存
建立两个缓存，编号i=0或1，将当时输入的数据缓存至缓存器i，下一个帧内从缓存器i输出，一起把新的数据读入缓存器～i（i的反），替换进行读入和读出。
(2)比特重填
咱们考虑了两种依据缓存的比特重填办法，依据缓存器的硬件完结的不同，分为一般寄存器数组缓存和RAM核+小寄存器缓存。不论是那种缓存算法，都应完结用一个帧时刻缓存，鄙人一个帧时刻输出（发端与新一帧帧头同步，收端需推迟一个周期），完结接连的输入输出。
(3)一般寄存器数组缓存
用例如下面的句子构建一般的寄存器数组：Reg其间0～63和64～127号寄存器别离构成0、1两个缓存器，可用地址最高比特区别。
在发端，缓存时接连缓存每个完好的32 bit输入，读出时进行比特重组。设置两个变量，s表明当时输出的第一个符号在原始帧中的编号，b表明第一个符号现已输出过的比特数。则转化器的输出能够用图7的符号兼并逻辑构成：在收端，缓存时就将每个周期的32 bit拆敞开置在缓存器的两个相邻方位中，缓存逻辑能够如图8表明。
输出则直接从缓存器中读出即可。
由此能够看出，这种缓存逻辑和RAM的最大不同是，会在同一个周期内对两个寄存器进行写入或读取，这在规范的RAM核里是不会呈现的。
(4)RAM核+小寄存器缓存
用Vivado的IP Catalog东西生成一个核，宽度32 bit，深度128。该核包括读/写地址、读/写数据、写使能、时钟信号等端口。RAM能够完结乒乓缓存，但由于一个周期只能读写一个方位，所以需求额定的缓存机制来完结发端周期的减缩/符号兼并，和收端的周期扩增/符号拆分。
在发端，先用一个信源帧长度时刻将64个符号存入RAM中，再用一个CPRI根本帧时刻顺次读出，留意写周期时刻可能为读周期的两倍。设置一个120 bit的FIFO寄存器，用来缓存每个符号的高30 bit，最多只需求缓存4个符号，就能够完结在一个根本帧内完结CPRI数据的输出。
该寄存器的行为如下：
(1)第1～4个周期：将RAM读数据到FIFO中；
(2)第5～50个周期：从FIFO中读出32 bit作为信号输出给CPRI核，一起读入新的30 bit。
(3)第51～64个周期：FIFO中的数据已缺乏32bit，需一起用FIFO中的数据和RAM读出的数据构成iq_tx。
在收端，先用一个CPRI帧的时刻将60个CPRI数据符号存入RAM中，输出时，设置一个32 bit的寄存器，将当时RAM读出数据中除了当时康复的信源符号以外其他的比特写入寄存器，下一个信源符号输出为寄存器中的数据（高位）和RAM读出数据（低位）的组合。
(5)无效帧设置
在CPRI协议中，256个根本帧组成一个超帧，这256个根本帧的操控字被划分为64个子通道，编号Ns=0,1,⋯,63；每个通道4个操控字，编号。能够用Ns和Xs表明一个根本帧在超帧中的编号。Xilinx的CPRI核在tx端和tx端形式中都会输出ns和xs编号，需求留意tx端在iq_tx_enable信号有用时，vendor_tx_ns/xs指示的是下一帧的编号，而rx端在basic_frame_first_word信号有用时指示的是上一帧的编号。CPRI核的通道编号的时序逻辑如图9、图10所示。
为了防止额定的标志信号，咱们规则，在MHz的原始采样频率下，有用帧为Ns为偶数的帧，而Ns为奇数的帧为无效帧（全0）。这样在收端能够依据编号直接判别当时帧是否有用。如图 11所示，其间显现的tx_ns和rx_ns为4的帧是有用帧。
(6)慢速输入输出
别的在122.88 MHz时，tx端的输入缓存和rx端的输出行为都需求隔周期进行，而tx端的输出和rx端的输入缓存则接连进行。以tx端为例，能够在rate_select信号为1（表明122.88 MHz原始采样率）时，设置信号进行是否缓存的判别。
4 仿真验证
选用Vivado 2017.2软件中的BehavioralSimulation（行为级仿真）进行仿真验证。
除了转化模块外，还添加了其他模块构成简略的验证体系。速率挑选模块将外部的异步速率挑选信号，转化为同步于CPRI核数据时钟的信号，在一个Node B Frame的第一个周期改变。信源数据生成模块能够选用抱负同频但异步与核的时钟。一个模拟核模块用于生成各种核的标志信号（如收发的帧头标志信号、子通道号等），并将数据经抱负信道传输[5]。
经仿真验证，两种缓存算法都可完结功用，收端转化模块能够正确康复处理信源数据。
选用Xilinx VCU118开发板进行验证，其间FPGA芯片型号为（速度等级-2LE）。额定添加一个顶层模块，将开发板上的可编程差分时钟信号用IBUFGDS原语转化为单端时钟信号。
运用ILA监视器检查板子上的信号。
经验证发现，依据一般寄存器数组缓存的算法无法正确完结数据转化，其原因可能是一般寄存器数组归纳出来的硬件功用满意不了算法的读写需求。而依据RAM核+小寄存器缓存的算法可正确完结体系功用，康复信源信号。ILA监视器信号如图12、13、14所示。
IP核联合验证：能够生成的CPRI IP核的示例工程，在核之外添加了添加了IQ数据、供货商数据、HDLC和Ethernet数据的发生和操控模块等。咱们在该工程基础上，参加本研讨中的数据转化模块，进行了联合仿真验证，仿真成果能够完结正确的数据传输。如图所示，其间txp、txn和rxp、rxn是CPRI核的发端和收端的单比特差分信号，即由射频口传输的信号。仿真图如图17，别离展现了收发的帧头。
5 定论
本研讨完结了依据CPRI协议的5G基带数据传输体系中数据转化模块的规划和验证。为了构建基带单元BBU和射频单元RFU之间依据CPRI协议的数据通路，需将信源信宿的数据格局和CPRI协议/核的格局匹配。数据转化模块需求完结比特重填和速率匹配两个功用，而难点在于高速硬件完结。比特重填是将接连采样的每帧64周期的数据删去低位比特后，空出操控字的四个周期，填充进CPRI信号帧的后60周期内。收端则将CPRI帧中的数据从头康复为接连数据。别的发端和收端IQ数据可能有两种采样频率，而CPRI核则运用固定选用的数据读入和输出频率，需求通过外部信号切换，完结两种不同速率下的匹配传输。为此，本研讨规划了乒乓缓存、比特重填、无效帧设置、慢速输入输出算法。其间比特重填考虑了依据一般寄存器数组缓存和依据RAM核+小寄存器缓存两种算法。通过仿真验证和硬件验证，在Xilinx VCU118开发板上完结了数据转化功用。
参考文献：
[1]周代卫，王正也，周宇等．5G终端事务开展趋势及技能应战[J]．电信网技能，2015，3：64-79．
[2]张小波．10Gbps以太网CPRI分组传输要害技能研讨[J]．电子科技大学，2013:25．
[3]CPRI Specification V4.2．2010:15-18．
[4]郭彬，曹伟，陶安．LTE和LTE-Advanced体系中CPRI紧缩算法研讨[J]．信息通讯技能，2013，02:64-69.
[5]邢立佳，李一兵．依据Xilinx器材的CPRI协议完结办法[J]．今天电子，2009，01:87-91．
作者简介：
袁行猛（1988-），男，助理工程师，首要研讨方向：信号与信息处理。
本文来源于科技期刊《电子产品世界》2019年第4期第41页，欢迎您写论文时引证，并注明出处
