现在，各种规范和规范都对体系的全体功耗提出了越来越严厉的要求，以至于体系规划师面对越来越艰巨的应战。
传统意义上，ASIC|0″>ASIC和CPLD|0″>CPLD是低功耗竞赛中见义勇为的赢家。可是因为相对本钱较高，且用户对高端功用和额定逻辑的要求也越来越多，在低功耗运用中运用CPLD正在失掉优势。ASIC也面对相同的危险。而例如FPGA这样日益增长的可编程半导体器材正逐渐成为备受喜爱的解决计划。
开端创立一个新的规划时，物料清单、本钱、功耗、电路板尺度和上市时刻都是要仔细考虑的要素。在排定初始要求的优先次序后，在挑选FPGA进行体系规划之前，规划师还需求考虑多种要素。
应该
1. 列出你的规划关键。要考虑FPGA在高速、低速或时钟中止状况下的运转时刻别离有多长？还要考虑假如器材睡觉时刻较长，那么在更高时钟频点的突发形式处理能够到达要求的吞吐量吗？让规划在较低的时钟频率下运转更长的时刻是不是更好的挑选呢？针对这一进程，FPGA供货商供给了功率分析和猜测的辅佐东西，但一些东西的分析成果较之实践状况显得过于达观。
2. 对每一个产品状况都要核算功耗。要核算掩盖整个产品生命周期或预期电池作业时刻内的一切状况下的功耗，要考虑到上电、待机、闲暇、动态和断电等多种状况。一个运用于具有Wi-Fi通讯功用的用户手持设备中的FPGA，其或许只要5%的时刻处于作业形式，其它20%的时刻处于静态，而75%的时刻则处于待机状况。
核算最坏状况下的静态功耗。较新的FPGA技能或许具有超出规划师想像的静态功耗，尤其是在过温条件下。保证考虑了内核、I/O和任何辅佐电源。当核算静态功耗时，对每个元件都要运用P=IV核算功耗。
3. 分析可意料的温度和电压改变要掩盖整个产品功耗分析进程。产品运转期间的热量和电压改变需求核算在内。
4. 预算体系每种作业形式(如短期的高功用作业，长时刻的低功用作业) 下的电池的作业时刻，从而确认最佳的挑选。
图：与其它半导体器材不同，FPGA有着一些共同的功率特性。
不应该
1. 忘掉运用低功率形式时需求考虑的要素。一些节电形式要求完成时考虑电路板尺度，因而要求规划应该能够习惯这种状况。一些形式不适合被运用，是因为完成进程过于杂乱，并且在设备进入或脱离某个形式时需求等候一段长到无法忍受的时刻。例如，SRAM或SRAM混合FPGA供给的低功率形式要求器材重装备，此刻的功耗可上涌至1W。
2. 让用户静态RAM和高I/O电压吸收过多的功率。当运用本地或区域时钟源创立时钟区域时，要运用“enabled”逻辑屏蔽体系中的时钟改变。用户静态RAM或许会吸收过多的功率，因而要选用能少用RAM的技能。I/O也会吸收很多功率，因而主张运用低电压的TTL规范和较低的I/O电压。选用串行低压差分信号片到片数据传输要比片外并行总线节约更多的功率，而它能够选用双倍数据速率寄存器完成。进一步查看元件能否被集成或许功用能否被精简，而较大的FPGA能够包容微控制器软核，这些都能够节约功耗。
3. 仅依赖于丈量得到的功率数据。要依据理论和功率模拟器的数字进行核算，并了解这些数字是怎么得来的。这些数字考虑了硅片改变吗？要记住，今天在平台上测得的成果与明日交给的低功率器材的实践体现或许有很大的收支。因而只依据丈量数据核算功率时要非常当心。
4. 遗失额定元件的功耗值。有时用某种FPGA技能完成解决计划或许需求额定的元件。例如，自启动规划或许需求用到存储器，而非易失性FPGA可供给单片完成计划。
作者：Hezi Saar
高档产品行销司理
Actel公司
