13.6FPGA内部结构规划
13.6.1构框图
根据FPGA及PCI9054的信号收集卡的中心规划部分是FPGA内部结构的逻辑规划。如图13.15所示为本体系FPGA内部结构框图。
其间，信号接纳器是接纳收集信号的模块，对LVTTL信号接口和LVDS信号接口输入的信号进行剖析，并将取得的信号送入下一个模块。
内部信号源是一个用于测验的模块。经过发生一个已知的有序的信号序列送至信号接纳器，终究进入主机后进行检测，即可得知整个传输进程的正确性。
双口RAM用于完结信号的串并转化，使输入的信号转化成32位数据位宽，一起完结时钟域的转化。别的经过乒乓操作完结数据的有序存取。
图13.15FPGA内部结构框图
数据操控模块用于发生双口RAM和SDRAM操控器的地址总线、数据总线和操控总线，是双口RAM模块与SDRAM操控器的桥梁。完结双口RAM至SDRAM操控器正确的数据搬运。一起，数据操控模块还担任从SDRAM操控器读取数据，并送至FPGA内的FIFO缓冲区中，用于PCI总线交互。
SDRAM操控器是FPGA内用于外部SDRAM操控的模块。
PCI本地操控器是FPGA内用于操控PCI9054本地总线交互的模块。
PLL是AlteraFPGA内供给的模仿推迟锁相环模块，能够完结体系时钟的倍频、分频及推迟等时钟操控操作。经过该模块能够完结体系内不一起钟域的时钟分配。
13.6.2规划办法
在实践的规划中，首要经过自行编写模块、调用宏模块和引证开源模块3种方法来完结模块的规划。
1．自行编写模块
自行编写模块便是彻底经过自行编写的逻辑完结模块的规划，能够运用硬件编程言语、状态机、电路图等方法完结。
本规划中的PCI本地操控器、信号接纳器、内部信号源、数据操控等模块都是运用Verilog硬件言语自行编写规划的。
2．调用宏模块
在逻辑规划中，Altera现已为规划者供给了丰厚的根本逻辑组件的模块。规划者只需运用宏模块导游进行调用，装备相应的参数，即可得到契合规划需求的模块。
本规划中的双口RAM、PLL及FIFO缓冲模块正是经过调用CycloneFPGA支撑的相应的LPM_RAM_DP、ALTPLL和LPM_FIFO+宏模块完结的。如图13.16所示为Altera宏模块导游管理器界面。
图13.16Altera宏模块导游管理器
3．引证开源模块
除了规划者自行编写模块及宏模块导游管理器中供给的模块以外，规划者还能够引证开源的模块加入到体系的规划中。开源的模块往往是一些厂家对一些常见的外围器材供给的操控模块。
本规划中运用的SDRAM操控器正是引证了老练的开源模块进行的规划，Altera为SDRAM操控器给出了白皮书和开源模块。规划者只需将该开源模块引证至体系的规划中，进行必定的修正即可运用。
