现代电子仪器体系的多功用化、智能化程度不断添加，并且跟着实践运用场合的改动，随时都有或许要求对体系功用进行晋级，因而在硬件规划上越来越要依托EDA辅助规划手法。本文首要评论了依据CPLD的电子秤逻辑操控电路规划，要点介绍CPU地址空间扩展问题，处理了热敏打印机驱动规划及其他接口规划问题。
1 体系组成及规划方针
本文所规划的电子秤体系包括主控单元、存储器、键盘显现、检测与转化、数据传输与通讯、打印以及体系时钟等硬件模块，图1所示为体系组成框图。因为选用了CPU和CPLD协同操控的规划计划，硬件模块间的关联性高，电路元器材数量少，对体系EMC有显着改进，更为重要的是契合嵌入式软件的规划理念，对体系实时操作体系的移植、办理大有裨益。它除了计量、打印等一般功用外，还具有杰出的用户/客户LCD中文图形人机接口界面、以太网长途操控与数据传输、C-S无线数据传输等功用，操作简略直观，扩展、晋级更新敏捷便利，在不改动操控体系的前提下，更改CPU计划也很便利，如改成DSP/ARM计划。
体系功用与规划方针为：最小称重5g；2MB Flash存储器，128KB带电电池维护RAM；128×64点阵LCD显现界面，100键键盘，46位客户LED；10MHz以太网通讯接口；905MHz智能信道扫描无线通讯接口；精工高速热敏打印机等。
2 主控单元
主控单元的功用是操控整个电子秤体系的运转状况、和谐各个功用模块的联系以及处理进程信息等，首要包括改进型51核单片机和CPLD两部分。
选用单片机作为主控CPU首要是从产品本钱考虑的。许多新式MSC51核单片机不光软件、硬件与传统的MCS51系列单片机彻底兼容，并且在速度、抗干扰功用、稳定性以及性价比等方面较后者具有显着优势。图2中CPU选用SST89E58，它与8位规范51系列单片机彻底兼容，作业频率0～40MHz，作业电压规模2.7V～5.5V，其Super Flash存储结构等先进特性可认为用户供给极高的可靠性和极低的本钱。该单片机与CPLD结合，能够树立功用强大的商用电子秤操作、操控渠道。
商用电子秤的功用要求决议了硬件规划的复杂性。本文用CPLD搭建了可重构数字渠道作为逻辑操控部件，一切时序操控、地址分配悉数交给CPLD完结，用来替代传统的低密度AISC器材，充分发挥CPLD的优势，使CPU对外接器材近似通明，然后能够专心于进程信息的处理，不过多参加硬件操控。图2中CPLD选用1片Altera公司MAX7000系列CPLD EPM7256AET144-7，该芯片有144个引脚，能够处理包括存储器拜访、键盘扫描、显现等功用模块的操控和驱动问题，用单片器材完结了CPU与一切外围设备的逻辑接口，使得整个操作操控体系的主板面积大为减缩，全体功用稳定性大为进步。在CPLD中完结的功用模块有：地址译码、打印机驱动、PWM调制转化等部分。为进步开发功率，削减调试中的不行猜测问题，选用分级、分过程规划办法，规划一部分，调试一部分。
3 接口逻辑与地址分配
商用电子秤的运用环境决议了它所需求的外扩端口资源多、存储器容量较大，因而在逻辑规划中，地址分配与办理问题就显得特别重要。
首要，因为单片机64KB的寻址规模无法掩盖2MB存储空间，本文选用了分块-分页的办法办理存储器：将P1与P2/P0口一同作为地址线运用，使总的地址线到达24条，CPU的有用寻址空间高达16MB单元。一起，这16MB空间被进一步均匀划分红8个块，每块分32页，每页64KB。其间P1.5-P1.7线作为块寻址线，别离供Flash、RAM、I/O口运用；P1.0-1.4线作为页寻址线，刚好生成32个有用页地址；P2/P0作为单片机默许的地址总线，用来寻址每页内接连的64KB存储单元。寻址完结办法：每寻址一个单元，单片机分两次送出地址号，第1次从P1口送出块/页地址号，第2次从P2/P0口送出页内地址号。块地址不能直接送给方针器材，而是通过CPLD译码后送给对应器材，如图3所示。明显，P0口依旧复用为数据总线和低8位地址总线，P0口数据通过CPLD锁存后作为低8位地址给存储器运用，而P0口直接引出的数据线并接到一切器材的数据线上。CPU作业于40MHz时钟频率，中和每次寻址送两次地址对速度带来的影响。
其次，因为单片机的P1口已被扩展为地址线，而P3口又只能用其第二功用，故已再无其他端口线能够用作通用I/O操控线。为此，本文选用I/O口一致寻址办法，除了存储器以外的器材悉数安排在I/O寻址空间，一切数据（包括串行通讯中的串-并转化成果）都通过CPLD缓存之后再送入CPU中，一切存储器及外部I/O端口一致分配地址：第1块A00000H～BFFFFH地址分配给FLASH运用，第2块C00000H～C1FFFFH地址分配给RAM运用，第3块分配给其他并接在I/O总线上的一切端口运用。存储器安排结构如图4所示。
4 打印机驱动规划
打印机是商用电子秤不行或缺的部件之一。热敏打印的原理是在操控逻辑的驱动下，通过操控打印头上排成方阵或条方式的微型发热器加热热敏纸使之发生一个与加热元素相同的图元，一起还操控进纸，以便印出整个图形(如出售产品条形码)。本文选用精工热敏打印机LTP1245，每一行384个加热门，最宽打印48mm宽带纸，打印加热电压规模4.2～8.5V，电源规划便利。为了削减打印电流，将每行分红六段，每段64点，分六次打印，其作业时序见图5。CLK是移位时钟信号，DAT是打印位数据，LATCH是数据锁存信号，DST是段操控信号。
打印数据在CLK时钟操控下从串行数据线DAT脚逐位输入打印机内，然后在LATCH锁存信号操控下保存在打印存储器中。数据悉数锁存到数据存储器之后，在DST1-DST6信号的操控下分6次加热打印。当某路DST信号有用时，对应段被加热打印。384个数据位刚好对应384个加热门，当该位为0时不加热，打印纸上对应方位显白色，反之纸显黑色。打印加热时刻由DST的持续时刻操控，持续时刻能够操控打印图形比照深度。依据图5中时序，结合上述规划思维，在CPLD中笼统出功用图如图6，Buffer1缓存步进电机驱动信号，驱动打印头四相精细步进电机，Buffer2缓冲打印头过热和缺纸传感信息。Buffer1的数据从P0口写入，Buffer2的数据被P0口读入。DECODER是译码器，译出6位打印机段加热操控信号，COUNTER实践上是串并转化器，将并行打印数据转化成串行数据以及移位时钟和锁存信号。
5 仿真验证
首要，运用硬件描绘言语将每个独立的单元模块笼统出硬件实体，在EDA工具软件中调试通过并生成符号模型，然后再生成包括地址分配模块和接口部件的顶层文件，仿真出波形，完结整个规划。
图7为将CPU输入的并行数据转化成串行数据的打印机数据并-串转化仿真波形图，在图5的时序驱动下将串行数据输入到打印机。在MAXPLUS II中选定CPLD器材，对这一部分电路做timing analyzer剖析，得到理论移位时钟的最高频率能够到达111MHz。这一成果的重要含义在于：假定一个并行数据需通过8个时钟后被移入打印机中，当CPU作业在40MHz时，若其发送一个并行数据到CPLD需求4个指令周期，每个指令周期需用12个机器周期，则CPU每发送一个并行数据的无间隔时刻大约为(1/40)×4×2即1.2μs。可见，只需CPLD的并-串转化模块移位时刻小于1.2μs即作业频率大于0.83MHz，即可完结单片机与打印机之间的零等待时刻数据传输，这关于进步打印机打印速度十分有协助。图5显现了将一个并行数据2移位的比如，最低位（LSB）最先从右边移出。
图8是PWM调制转化仿真验证波形图。PWM（Pulse Wide Moudulation）脉宽调制电路，完结将模拟信号转化成数字信号，是一种低本钱高功用A/D采样办法。图中data_cnt计数器在data_en高电平信号效果下开端对clk脉冲计数，当data_en为低电平时中止计数，假如此刻刚好rd也为低电平，则data_cnt被读出do数据线。很明显，这实践上是对data_en脉冲宽度计数。需求阐明的一点是data_cnt为16位计数器，而CPU是8位，CPU在s操控信号的效果下分两次读出data_cnt数值。
本文论说了依据单片机和CPLD协同操控的商用电子秤规划计划，从运用视点侧重研讨了典型单片机运用体系中以CPLD作为逻辑操控部件的规划理念和完结办法，仿真验证了规划的正确性。其间面向存储器扩展、打印机驱动等问题的CPLD规划办法对CPU是通明的，其含义不只在于能够进步体系的稳定性、削减CPU负荷、缩短调试周期和下降生产本钱，并且能够泛化到DSP或其他类型CPU的运用体系中，因而具有推行价值。
