（文章来历：国际产品与技能，作者：Rob Reeder , Mark Looney , Jim Hand ）
就像兔子引诱狗赛跑相同，兔子有必要要比狗跑的快，要求最严厉的数据收集体系的功用天然要高于民用模数转换器（ADC）。这些极严厉的要求推进IC制作商及其用户的开展，呈现许多满意高端数据收集体系需求的“增强功用”的立异办法。
其间一种办法是经过选用多通道ADC填充转换器的“时隙”来大起伏添加采样速率、下降噪声或扩展动态规模。跟着给定带宽和分辨率下的单个ADC的本钱、尺度和功耗的下降，而且跟着多个转换器（一般封装在一同）的运用越来越多，该办法变得越来越切实可行。
本文将评论两种多通道办法：信号均匀–确保采样速率不变，添加分辨率；时刻交错——确保分辨率不变，进步采样速率。选用这两种办法的产品现已诞生，例如ADI公司的AD10678（16 bit，80 MSPS ADC）和AD12500（12 bit，500 MSPS ADC）。
信号均匀
信噪比（SNR，以 dB为单位），是成像和雷达等运用中的要害功用方针。这些体系中运用的ADC或许会遭到许多外部噪声源的影响，包括时钟噪声、电源噪声和布线引进的耦合数字噪声。只需不相关噪声源的平方和的平方根（RSS）小于ADC固有量化噪声，输出均匀就会有用地下降整体本底噪声。
那些需求较高SNR的体系一般运用数字后处理器将多个ADC通道的输出加和。信号直接相加，而来自独自ADC（假定不相关）的噪声选用RSS加和，因而输出加和进步了整体SNR。四个ADC输出的加和会进步6 dB SNR，即1 LSB。AD6645 14 bit 80 MSPS ADC规则有用位数（ENOB）为12。图1示出四个AD6645的输出加和添加了2 bit分辨率和1 bit功用。
每个ADC的输入包括一个信号项（VS）和一个噪声项（VN）。对四个噪声电压求和得到的总电压VT等于四个信号电压的线性和加上四个噪声电压的RSS值，即：
由于VS1=VS2=VS3=VS4，等效于信号被扩大了四倍，而ADC的噪声（RMS值）只扩大了两倍，然后使信噪比增大两倍，即添加6.02 dB。因而，四路信号求和所取得的6.02 dB增量（∆SNR）使有用分辨率提升了1bit。由于SNR（dB）=6.02N+1.76，N为位数，所以，
表1 中示出了多个ADC输出加和所取得的SNR增量。从简略性考虑，四个ADC加和是显着的挑选。某些重要运用也会考虑更多的ADC加和，但应取决于其它体系方针要求（包括本钱）和可供给的印制电路板（PCB）尺度。
14 bit ADC抱负的SNR为（6.02 × 14） + 1.76 = 86.04 dB。可是，AD6645的技能资料中供给的SNR的典型值仅为74 dB，所以其ENOB仅为12 bit。
因而，四路转换器输出求和能够补偿额定的1 bit分辨率，加上本来体系级ENOB可抵达13 bit（80 dB） 。
当然，这样的体系需求支付一些规划尽力，以及一些体系原型规划、判定和测验开发的价值。可是，AD10678集成了4个AD6645，一个时钟分配体系，以及一个已装备好的杂乱可编程逻辑器材（CPLD）以供给高速加法运算。现在可供给的AD10678以低本钱和占用2.2 × 2.8英寸PCB面积的封装，经过测验彻底到达规则技能方针。图2所示的快速傅立叶改换（FFT）成果证明了ADC的优秀功用，在80 MSPS时钟和10 MHz模仿输入条件下能够供给80.22 dB SNR。
除了进步SNR，这种体系结构还进步了DC精度。四个ADC的失谐和增益差错是不相关的，因而选用下降噪声相同的办法来下降体系失谐和增益差错。可是在线性差错方面上没有改善，实际上无杂散动态规模（SFDR）取决于最差的ADC。
可是这种计划需求占用较大的PCB面积和4倍的功耗，但与以4倍采样速率作业的单ADC的输出均匀计划比较，选用这种办法依然具有优势。尽管以进步采样速率添加采样点数也会下降输入信号中的常模噪声。跟着制作工艺的改善，新的规划使ADC的内核功耗进一步下降；别的可供给的4通道和8通道ADC的呈现使多ADC体系更简略完成，而且减小了封装尺度。例如，AD9259 4 通道14 bit， 50 MSPS ADC选用 48引线LFCSP （7 mm × 7 mm） 封装，其每通道功耗仅为100 mW。
尽管用进步输入电压的规范化做法来进步规则的SNR是可行的，但这会添加驱动扩大器的规划压力，而且由于信号和噪声一同被扩大，所以会下降体系SNR。加和体系结构的另一个奇妙长处是，满度模仿输入不需求大于运用单ADC时的输入。
比较硬件和软件本钱，信号均匀的办法自身要比数字滤波有优势，但关于要供给经济有用的硬件处理和软件滤波的整体体系考虑所要求的数字滤波，软件常常使作业更简略。
时刻交错
M个ADC的时刻交错能够使采样速率进步到M倍。经过合理地装备每个ADC时钟信号的相位，任何一款规范ADC IC的最大采样速率可乘以体系内ADC的数量。每个ADC所需的适宜的时钟相位能够按下式核算：
M表明ADC的数量
m表明详细ADC的序号，即1≤m≤M
例如，一个选用AD9444 14 bit， 80 MSPS ADC组成的4通道体系，当每路时钟相位以90°（π/2）距离恰当递加时，将会发生14 bit，320 MSPS的效果。图3示出这类体系的根本框图。在AD12400/AD12500系列产品中现已选用了12 bit集成处理计划的时刻交错办法。图4示出了AD12500框图，其间包括ADC、时钟办理、电源和数字后处理一切必需的功用。
添加ADC体系的采样速率最显着的优点是添加模仿采样带宽，又称作奈奎斯特频带。添加数字化仪器体系中奈奎斯特频带能够供给许多优点：数字示波器能够扩展模仿输入带宽；软件界说无线电体系能够添加信道数；雷达体系能够进步空间分辨率。图5示出14 bit，320 MSPS ADC体系对22 MHz频率信号采样的仿真FFT图。
该ADC体系的FFT频谱具有160 MHz奈奎斯特频带。为了评论便利，160 MHz奈奎斯特带宽被分为4个独立的40 MHz频带，每个频带代表着采样速率为80 MSPS的单个AD9444的奈奎斯特频带。22 MHz基频坐落频带1。在图5能够观察到，除了基频，还能够观察到两种类型的非谐波失真重量–失调杂散和镜像杂散。关于单频输入信号引起的失真重量方位能够经过以下关系式来确认：
这些失真重量的呈现是与时刻交错有关的首要应战。它们直接影响通道之间的增益、相位和失调匹配差错。实际上，这些杂散信号的起伏直接与差错起伏成正比1，2。例如，一个通道上1%的增益差错会形成52 dBc的镜像杂散起伏。当体系频率规划涉及到坐落失真边带的频带时，这些杂散信号均会成为问题。在这种情况下，在开发过程中有必要慎重地办理通道之间的匹配特性。假如体系功用方针是10 bit ENOB，而且镜像杂散信号是首要要素，那么增益匹配差错有必要优于0.1%，相位匹配差错有必要优于0.07°（2ps @100 MHz）！为到达这个功用等级，从完成的视点考虑，有必要减少或消除许多不同的差错源。
每个ADC的模仿输入和时钟输入的印制线尺度有必要匹配以确保传达时延在预算等级之内。尽管时钟电路功用很简略，但它也会引进影响体系功用的差错。与现有的ECL制作工艺比较，先进的工艺，例如硅锗RSECL（低摆幅ECL）工艺能够在信号上升、下降时和传达时延方面供给很大改善。依据输入频率，还可采纳手艺线路长度调整以战胜孔径延时差错。
由于电源功用水平之间的差异，所以需求运用答应差错小的电源，例如接近ADC装置的线性稳压器。别的，与温度相关的功用也需求经过机械规划确保与ADC的温度特性严厉匹配。挑选ADC时还需求考虑以下一项或一切方针的匹配：增益、失调、孔径推迟和输入电容。显着，挑选四个独立的一切要害功用方针的答应差错严厉匹配的ADC十分困难和贵重！有必要慎重权衡对体系规划的开发和元件本钱所添加的杂乱性和危险。
选用模仿调整处理计划能够在很窄的作业条件设置下与时刻交错体系中的ADC通道之间相匹配。可是选用数字后处理办法能够在很宽的作业条件设置下完成严厉的通道匹配。高速、可装备数字渠道，例如现场可编程门阵列（FPGA），为集成先进的后处理办法——例如AFB先进的滤波器组 ，供给了便利的东西。
AD12400 12 bit， 400 MSPS ADC包括两个高速ADC，而且选用时刻交错办法和AFB滤波器组到达选用单个民用ADC所无法完成的功用（到本文写作之日）。图6示出宽带动态功用数据，而且对模仿和数字调整办法做了比较。选用“手动调整”每个通道在128 MHz处的增益和相位可到达14bit的匹配程度（86 dBc），但功用下降得十分快：12 bit（74 dBc）功用的带宽仅为20 MHz。另一方面，选用数字调整办法，在170 MHz整个测验规模内能坚持优于12 bit功用–精心规划的数字后处理办法带来的显着功用优势。
因而，当体系规划要求采样速率高于商场上可供给的单个ADC的采样速率时，考虑选用时刻交错办法是很有价值的。假如在整个奈奎斯特频带内都需求坚持10～12 bit功用，那么集成处理计划，例如AD12400 和AD12500，由于成功地战胜了与严厉通道匹配要求有关的困难而发挥了时刻交错办法的优势。
信号均匀 与 时刻交错
这儿咱们现已总结了能够逾越当时可供给的单个ADC具有功用的两种办法。咱们现已给出了运用这两种办法完成的可供给高功用多芯片产品实例。事实上，这类规范的产品现已面市–处理了规划问题而且供给了规范技能规范–满意满意许多客户的需求。可是，下面的解说对想进一步研讨运用规范的单个ADC或多通道非装备ADC进步功用运用领域的用户有所裨益。
比较拓扑结构的常用衡量方针是SNR。假定挑选的ADC是AD9444，体系规划需求40 MHz带宽和79 dB典型值SNR，那么咱们能够考虑信号均匀和时刻交错。两种办法都需求运用四个AD9444，以便比AD944固有的SNR进步5～6 dB。由于两种办法在降噪方面效果适当，因而需求进一步权衡以表现典型规划的商场空间。
首要，信号均匀办法没有时刻交错办法完成起来那么杂乱。信号均匀电路中四个ADC所需求的时钟能够从一个阻性分配器、一个磁性分配器或是一个简略的1:4扇出的时钟分配IC取得。时刻交错的办法需求运用至少两个D触发器来完成4分频和90°距离相序功用。在某些情况下，或许还需求四个附加触发器缓冲守时信号，以坚持严厉的时序。为了完成进步预期的6 dB SNR方针，时刻交错办法或许需求运用数字滤波器，它要求实时乘法器和加法器（假如用于体系规划，或许还需求一些处理时刻）。可是信号均匀的办法只需求一个实时加法器，然后真实减少了数字逻辑电路。
每一种降噪办法的有用性也有必要细心考虑。特别是有必要了解每个通道的相关噪声和带宽水平。由于跟着通道间相关噪声添加，信号均匀办法的有用性会越来越低。在颤动和相位噪声是首要噪声源的体系中，存在相关噪声的危险会影响SNR的进步。
时刻交错办法实际上是在4倍带宽规模内散布噪声，然后滤除无用的120 MHz。在这种情况下，有必要研讨和把握噪声频谱的宽带特性。假如通道的噪声频谱内容均匀散布在整个160 MHz奈奎斯特频带，那么这种办法能够进步6 dB SNR。可是，假如噪声散布首要会集在有用的40 MHz带宽之内，那么进步6 dB SNR的方针或许无法完成。
比较这两种办法的另一个重要考虑要素是频率规划。假如运用一种单频体系，而且其输入频率在单ADC采样速率（例如20 MHz）的1/4以上，则第2、第3、第4、第5、第6次谐波落在40 MHz有用频带之外。因而，这些高次谐波会被数字噪声滤波器减少或滤除。此外，前面评论的镜像杂散信号也会落在有用频带之外，然后被滤除。在多频体系中，一些谐波成分也会落在有用带宽之外，然后会减小体系的总谐波失真。
总归，信号均匀办法供给了一种进步6 dB SNR的简略办法，而时刻交错办法为开发体系体系结构供给了一些值得考虑的优点。
多通道ADC体系的运用
多通道ADC在进步数字收集体系方面现已起到了重要效果。成像体系经过对多路ADC进行加和来优化信号以进步清晰度。数字示波器制作商现已开发了ADC时刻交错办法以满意高采样速率的要求。其它运用频分多址（FDMA）的接纳体系也选用了多个ADC 通道对频带进行区分–减低对每个ADC输入带宽的需求，然后进一步增大动态规模。为了节约功耗和尺度，选用4通道ADC和8通道ADC 多通道IC封装的ADC越来越多，正在运用它们开发多通道体系体系结构以供给史无前例的功用和功用。
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