在高速数字视频体系运用中，运用大容量存储器完成数据缓存是一个必不可少的环节。SDRAM便是常常用到的一种存储器。
可是，在主芯片与SDRAM之间产生的时序颤动问题阻止了产品的大规模出产。在数字电视接收机的出产实践运用中，不同厂家的PCB板布线、PCB资料和时钟频率的不同，及SDRAM类型和器件一致性不平等原因，都会带来解码主芯片与SDRAM间拜访时序的颤动问题。
数字电视体系
SDRAM时序操控
AVIA9700内集成了一个SDRAM操控器，该操控器供给一套完好的SDRAM接口。AVIA9700与SDRAM接口中的操控线、地址线和数据线都同步在MCLK时钟上。图1是用两片16位SDRAM组合构成32位数据线的典型衔接示意图。
图1 SDRAM与AVIA9700典型链接示意图
SDRAM操控线
正确读写时序条件
AVIA9700解码芯片拜访SDRAM的时序如图2所示。
图2 AVIA9700拜访SDRAM时序示意图
要正确拜访SDRAM，树立时刻和坚持时刻很要害。树立时刻在触发器采样之前，在这段时刻，数据有必要坚持有用的时刻，否则会产生setup violation；坚持时刻在解发器开端采样之后，数据有必要坚持有用的时刻，否则会产生hold violation.因而，要正确读写SDRAM的时序条件，需求满意以下两个公式：
SDRAM_Setup_time_min T_cycle-Control_signal_valid_max-control_signal_Delay_max+ clock_delay_min (1)
SDRAM_Hold_time_min control_signal_valid_min + control_signal_delay_min- clock_delay_m_ax???? (2)
这儿，T_cycle 为SDRAM时钟周期，Control signal valid为操控信号从时钟上升沿到输出有用时刻，delay为布线所引起的延时。
关于低频规划，线互连和板层的影响很小，能够不考虑。当频率超越50MHz或信号上升时刻Tr小于6倍传输线延不时,互连联系有必要以传输线理论归入考虑之中,而在鉴定体系功能时也有必要考虑PCB板资料的电参数。因为AVIA9700输出时钟信号MCLK作业在108MHz~148.5MHz之间，所以规划时有必要考虑布线延时引起的SDRAM时序问题。
AVIA9700 SDRAM
时序操控机制
为了补偿布线延时，满意公式(1)和公式(2)的要求，AVIA9700的内置SDRAM操控器供给了两个延时补偿参数：SDRAM_CLK_IN 和SDRAM_CLK_OUT。这两个参数都是8位的整数，能够供给不同的时钟延时组合，处理各种杂乱数字电视接收机体系中的SDRAM时序问题。
经过嵌入式运用软件，开发人员能够调整SDRAM_CLK_IN的参数来操控读入数据的时钟延时。相同，对SDRAM_CLK_OUT的设置也能够改动输出时钟的延时。经过设置SDRAM_CLK_OUT (OutTapSel=X)改动输出的MCLK时钟相位，补偿各种不同的布线延时，能够处理高速数字电视体系的SDRAM时序问题。
在实践运用中，因为不同整机厂会选用不同厂家的SDRAM，PCB布线也会因为机器结构原因产生较大改动，时钟作业频率和选用器件的不一致性等，都会引起公式(1)、(2)中的参数产生改动。这些要素的组合，往往使布线延时问题变得杂乱。
AVIA9700 SDRAM
时序确诊软件及测验成果
为了便利开发人员快速处理问题，本文使用AVIA9700内置SDRAM操控器供给的时钟延时补偿机制，规划了一个确诊东西。
依据AVIA9700数字电视接收机，因为PCB、%&&&&&%、体系频率都现已定型，影响布线延时的电气特性现已固化。经过改动 SDRAM_CLK_IN和SDRAM_CLK_OUT组合，规划人员能够测验不同组合下的SDRAM拜访错误率，依据错误率统计数据制成统计图，如图3 所示。图中纵坐标为SDRAM_CLK_IN，因为寄存器是8位，因而选取坐标取值规模在0~255之间(28);横坐标为SDRAM_CLK_OUT，取值规模也在0~255之间。对该规模内的某一点所对应的寄存器设置，确诊软件都要主动重复10000次读写操作。规划人员能够使用终究生成的图形，快速精确地选定SDRAM_CLK_IN和SDRAM_CLK _OUT的值，并将其固化在终究出产版别的软件中。
图3 SDRAM时序测验统计图
这儿，补偿参数的挑选原则是，组合值需求在测验图中无错区域的中心，且间隔鸿沟大于25。
结语
经过试验发现，在高速数字体系规划中，经过SDRAM操控器来补偿布线延时能够很好地处理SDRAM时序问题。
