1、导言
四相肯定移相键控（QPSK）技能以其抗干扰功能强、误码功能好、频谱利用率高级长处，广泛使用于数字通信体系。跟着超大规模集成电路的呈现，FPGA在数字通信体系中的使用日益广泛，现在已提出了多种根据FPGA完结QPSK的办法。
本文根据FPGA完结直接数字频率组成（DDS），经过对DDS信号f载波信号1输出相位的操控完结调相，除DA转化外，其它进程均口以FPGA完结。
2、 QPSK调制的基本原理
QPSK选用四种不同的载波相位来表明数字信息，每个载波相位代表2比特信息，其完结有两种办法，相位挑选法与正交调制法，相位挑选法又分为A、B两种方法。本文选用相位挑选法B方法来完结QPSK信号，如图1所示。
图1相位挑选法发生QPSK信号
3、 QPSK调制电路的FPGA完结
3．1串并转化电路
图2串并转化电路
调制信号（DATA）形成双比特码兀QI口】由图2所不串并转化电路完结。
假定涮制信号为01100011，其时序图如图3所示。从时序图能够看出，从第3个时钟脉冲开端，每2个时钟脉冲，在Q3、Q6一起输出DATA的接连2bit数据，生成双比特码元QI，双比特码元速率为时钟信号（CLKl）频率的一半。为了合作后边的相位调制电路，时钟信号（CLKl）频率为体系时钟频率k的I／M，能够经过M分频电路完结。
图3串并改换电路时序图
3．2四相载波发生器
四相载波产毕器甚干DDS构成．如图4所示。
图4根据DDS的四相载波发生电路
（1）树立正弦查找表
ROM正弦查找表存储了一个完好正弦波周期的抽样值，设相位累加器的数据线宽度为N，则有2一个采样点。先用其他东西计算出这2n个采样点的起伏值，则相邻2个采样点的相位增三个时钟后，相应的载波初始相位、幅艘值与理论剖析是一起量为2π／2n，这样，各采样点的方位就确认了该采样点的相位；以ROM顺次存储2n个采样点的起伏值，便树立了各采样相位（存储器地址）与幅值的暗射联系。
然后用Quartus 5．1树立mif文件，调用LPM_ROM模块，将mif文停的数据内容写入LPM_ROM。
（2）相位累加器
设相位累加器的初始值为0，累加步长为频率操控字K．则每一个时钟周期（1／fclk）的相位增量为K×2π2n，一个完好正弦波周期需求进行2π（Kx2／2n）=2N／K次累加，所以输出信号周期10t=（I／fclk）X2N／K，输出信号频率fout=Kxfclk／2n。
（3）逻辑选相电路
双比特序列QI作为相位操控字用于四种相位载波的挑选操控。本文取N：10，先计算出这210=1024个采样点的起伏值，量化为8位二进制数表明。相位为π/4和3π／4时，对应起伏值为38，存储地址分别为000111111l和0101111111。
转义顶用VHD句子来完结逻辑选相电路。
if clk“event and clk=’l’then
b《=QI（1）；
c《=QI（0）；
if （clklh=‘1’ or clkll=‘1’ or clk2h=1’or clk21=‘1’）then — 每个双比特码元的上升沿
case QI is
when”00”=》uuu《=”100111111l”；reset《=‘1’；–5π／4载波
when”Ol”=》uuu《-”01011111Il”；reset《=‘1’；–3π／4载波
when”10”=》UUll《=”1101111111”；reset《=‘1’；–7π/4载波
when’’11”=》uuu《-”0001111111”；reset《=‘I’； –4载波
when others=》uuu《=”0000000000”；reset《=‘l’
end ease；
else uuu《=uuu+“0001000000”；reset《=‘0’；
endif；
（5）相位调制器
在每个双比特码元的上升沿发生一复位信号（RESET）使DDS的棚位累加器清零，则输出裁波信号的初始相位仅由相位控捌字操控，以确保初始相位为0l码元对应的载波相位；而其它情提下将其与相位累加器的输出相加，一起作为载波信号的相位，然后完结调相。
4、仿真试验及定论
仿真试验中，取fclk=294912Hz，M=48，K=32，则fclk=fclk/M=6144Hz，载波频率fout=Kxfclk／2N=9216Hz。经过Quartusll 5．1软件仿真．得到仿真成果如图5所示。
在图（5）中，当QI为11时的第一个时钟，RESET信号对DDS寄存器复位（T=0），累加器中的加法器输出R=32，并坚持一个时钟；第三个时钟后QPSK输出为218，这与QI为11时，载波初始相位为π／4、起伏值为218是一起的。间样，当QI为00、lO、Ol的仿真成果分剐如图5（b）、5（c）、5（d）所示，在QI码元抵达三个时钟后，相应的载波初始相位、起伏值与理论剖析时一起的。尽管QPSK信号有三个时钟的推迟，但由于各QI码元的推迟都是一起的，并不影响QPSK的完结；另一方面，推迟时间不到体系时钟周期的三分之一，能够疏忽。
图5仿真试验波形
5、结束语
本文选用FPGA完结QPSK调制器克服了传统的模仿调制器的体积大、本钱高、体系调试难和出产周期长等缺陷。本文作者立异点在予除了DA转化外，体系悉数由FPGA完结，关于其它调制方法（如DQPSK、8PSK、QAM等）的FPGA完结，以及FPGA在软件无线电钟的使用具有必定的参考价值。
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