5.11典型实例10：LogicLock功用演示
5.11.1实例的内容及方针
1．实例的首要内容
本节旨在经过Quartus软件自带的工程实例——“lockmult”来了解AlteraQuartusII逻辑确定功用LogicLock的运用办法。在本节中，将首要解说下面知识点。
·QuartusII束缚规划。
·QuartusII时序剖析。
·QuartusII逻辑确定。
经过这些知识点，依照下面供给的练习流程，读者能够迅速地把握运用QuartusII软件逻辑确定功用的运用办法。
2．实例方针
经过具体的流程解说，读者应到达下面的方针。
·了解QuartusII时序剖析陈述的检查。
·了解SignalTapII逻辑确定的办法。
5.11.2实例详解
本实例将运用图解的方法将整个流程一步一步展示给读者，使读者能够轻松把握开发的流程。
5.11.2.1翻开工程文件
本实例以流水线乘法器为例，介绍逻辑确定技能及相关的优化操控的根本用法。
翻开坐落途径C:\altera\qdesigns50\logiclock\lockmult中的工程lockmult.qpf。这便是乘法器实例的顶层规划，其原理如图5.72所示，图中的4个元件pipmult是相同的。
图5.72乘法器顶层原理图
pipemult的电路原理图如图5.73所示。它是由一个8位流水线乘法器和一个16位双口RAM构成。
图5.73pipemult内部电路原理图
挑选方针器材为EP20K100EQC208-1。
5.11.2.2设置时序束缚
在编译前设定时钟束缚。在“Assignments”菜单中挑选“Settings”选项。然后在“Settings”窗口的“Category”栏挑选“TimingRequirementsOptions”页面。
为“ClockSettings”下的“Defaultrequiredfmax”输入150并挑选MHz，如图5.74所示，单击“OK”按钮，封闭窗口。
编译完毕后，可在编译信息栏中看到最高时钟频率不能到达原设定的150MHz的要求（如图5.75所示）。翻开“Processing”菜单中的“Complicationreport”窗口，单击“TimingAnalyzer”能够在ClockSetup中看到哪些信号频率达不到要求。
5.11.2.3运用LogicLock功用进行优化规划
1．树立底层模块工程
新建底层模块工程，在本实例中现已树立好底层模块工程，翻开“典型实例10”目录下的lockmult.qpf工程，如图5.76所示，能够看到乘法器的底层模块。
图5.74规划要求最高时钟频率
图5.75编译成果信息提示
图5.76底层模块
指定设备：EP20K100EQC208-1，编译工程。
2．翻开LogicLock窗口
运用快捷键“Alt＋L”或许挑选“Assignment”/“LogicLockRegionsWindow”，翻开LogicLock窗口，如图5.77所示。
图5.77LogicLock窗口
3．新建LogicLock区域
右键挑选“Root_region”项并挑选“new”，新建区域并将称号取为lock_mult，如图5.78所示。
图5.78新建LogicLock区域
4．参加工程到LogicLock区域
右键挑选新建的“lock_mult”项，翻开特点窗口。将左边的工程层次栏中的pipemult模块拖入，拖入后会呈现pipemult的标志，如图5.79所示。
图5.79拖入pipemult模块
5．编译工程
对包括底层模块的LogicLock工程进行第一次编译。
6．反标
回到主界面翻开方才的lock_mult特点窗口。单击“Back-AnnotateContents”按钮。反标束缚信息，挑选反标输出途径，如图5.80所示。
成功反标后会在对话框中呈现如图5.81所示信息。
图5.80输出反标信息 图5.81输出反标信息成果
7．导出assignment信息
挑选“Assignment”/“ExportAssignment”选项，如图5.82所示，导出束缚信息。
8．翻开乘法器顶层规划文件工程topmult
运用QuartasII软件翻开另一个工程——乘法器工程topmult
9．替换底层模块规划文件
挑选“project”/“Add/RemoveFilesinProject”选项，如图5.83所示。
图5.82输出Assignment信息 图5.83增加删去文件菜单
将本来的底层模块文件删去，运用刚创立的反标信息替代，如图5.84所示。
10．指定底层模块Assignment文件
回到主界面，单击左边
图标，打开topmult，能够看到如图5.85所示工程层次目录。
图5.84增加反标文件.vqm 图5.85工程层次目录
右键挑选底层模块“pipemult:inst1”，挑选“Locate”/“LocateinAssignmentEditor”选项，如图5.86所示。
挑选“ImportFileName”，如图5.87。
图5.86Locate菜单 图5.87importfile窗口
挑选pipemult.qsf文件，也便是方才所挑选输出设置信息，如图5.88所示。
顺次对每一个底层模块重复这个过程。
11．导入Assignment文件
挑选“Assignment”/“ImportAssignment”，输入方才输出的设置文件。
12．再次编译工程
编译全体工程，能够发现时钟频率符合要求，如图5.89所示。
图5.89时序剖析陈述
