摘要：依据FPGA规划了一高速数字下变频体系，在规划中运用并行NCO和多相滤波相结合的办法有用的下降了数据的速率，以合适数字信号处理器材的作业频率。为了进一步进步体系的全体运转速度，在规划中很多的运用了FPGA中的硬核资源DSP48。Xilinx ISE14.4剖析陈述闪现，电路作业速度可达360MHz。终究给出了在Matlab和ModelSim中仿真的成果，验证了各个模块以及整个体系的正确性。
数字下变频(Digital Down Conversion，DDC)是软件无线电体系的要害模块之一，其可将高频数据流信号变成易于后端数字信号处理器(Digital Signal Processor，DSP)设备实时处理的低频数据流信号。在数字下变频完成中，跟着信号采样率的不断进步，数据率也会相应的进步，可是实践运用中跟着数据速率的不断进步，数据处理器材(如FPGA)的处理速度会无法满意要求而不能正常作业，然后带来了数字信号处理的瓶颈问题。本规划就是以多路并行NCO技能为根底，研讨了如安在FPGA顶用多路并行采样数据的办法来处理数据处理器材无法供给高速率的匹配信号的问题，并给出了高速DDC完成的架构和仿真成果。
1 数字下变频基本原理
数字下变频主要由频谱搬移和抽取两部分组成，如图1所示，其间频谱搬移包括数控振荡器(Numerically Controlled Oscillators，NCO)、乘法器和低通滤波器(LPF，Low Pass Filter);抽取包括抽取滤波器(LPF2)和D倍的抽取，LPF2是为了约束信号的频谱，避免抽取后发生混叠。
模拟信号通过A/D转化后分红两路信号，一路信号和NCO输出的正弦信号相乘(同相重量)，一路和NCO输出的余弦信号相乘(正交重量)，之后通过低通滤波器(LPF1)将高频重量滤除，然后信号通过抽取滤波以下降速率，终究输出的两路信号就可以送往后续的数字信号处理器中做进一步的处理。
2 高速DDC体系规划
文中规划了一种依据并行NCO的高速DDC，可大大下降对FPGA处理速度的要求，其完成如图2所示，该体系主要由换向器、并行NCO、乘法器模块和两个多相FIR滤波器组成。换向器右侧的一切电路都是作业在Fs/4的时钟频率上，换向器将速率为Fs，16 bit的数据变成4路Fs/4，16 bit的数据。关于输入速率要求较高的场合(例如，速率超越500M)，关于输入接口需求用到Xilinx的硬件原语IDDR。
换向器将一路高速率数据分红四路低速率数据输出，并行NCO的输出频率和开始相位受FL操控，别离输出8路正余弦数据，乘法器模块完成NCO输出数据和四路低速率数据的相乘，输出四路正交重量和四路同相重量，之后将这8路数据送入低通滤波器中进行滤波处理，终究将同相重量和正交重量别离输出。
2.1 并行NCO规划
NCO是用来发生载波cosωct和sinωct的部件。
假定NCO的多相分化路数为D，咱们可以将x(n)写为如下方式：
由式(1)和式(2)可以看出，通过多相分化之后，数据由本来一路x(n)变为了D个支路，假定x(n)的采样率为fs，那么多相分化后，每个支路的采样率为fs/D，即每一条支路上数据速率变为fs/D，比较本来一路x(n)的状况，数据到来的速率慢了D倍。
图1中，一路x(n)的采样率为，fs，那么NCO的输出载波相位的速率也有必要是fs。假定NCO输出给上面支路的余弦信号为xLC(n)，NCO输出给下面支路的正弦信号为xLS(n)，假定xLC(n)和xLS(n)的初始相位都为0，其频率都为fL，咱们以xLC(n)为例来阐明。未采样之前的模拟信号为
xLC(t)=cos(2πfLt)
通过ADC采样，变成数字信号后，用nTs替代上式中的t，得到
由式(4)可以看出，多相分化之后，尽管每个支路的采样率，即数据到来的速率变慢了D倍，可是每个支路NCO输出的频率仍然是fL。咱们还需求进一步下降NCO的输出本振信号频率，因为通常状况下，运用NCO发生本振信号需求运用一个主时钟fclk，这个主时钟fclk有必要是FPGA可以安稳运转的时钟，其频率不可能太高，并且，实践运用中，NCO输出的本振信号的频率不能超越主时钟fclk。因而无法直接发生所需求的输出频率，可是，咱们可以运用三角函数的转化联系，直接的发生。本文所规划的NCO选用如图3所示的结构。
2.2 多相FIR滤波器的规划
低通滤波器主要是用来对信号进行整形滤波并除掉信号中的噪声。本规划运用DSP48系列IP核来构成低通滤波器。Xilinx公司供给了两种运用DSP48构建FIR滤波器的办法，别离为Addr Tree和Addr Cascade，考虑到速度问题，本规划运用Addr Tree的规划办法，运用该办法，在Kintex7系列FPGA上其速率超越650 MHz。
假定H(z)对应的冲击呼应h(n)的长度为N，且N能被D=4整除(以D=4为例)，则四路滤波器输出别离为：
3 仿真及验证
依据体系规划的要求，咱们运用Matlab软件对整个的数字下变频体系进行了建模仿真，并运用Verilog硬件描绘言语在Xilinx的kintex7系列FPGA上完成了该数字下变频器。为了更好的验证该下变频器的规划，咱们运用Matlab建模的上变频体系发生该下变频器的输入鼓励，如图4所示为上变频体系的输入波形。图5为Matlab建模仿真得到的数字下变频器I、Q两路的输出信号波形。图6为运用Modelsim仿真得到的输出成果，NCO本振频率(CLK)为320 MHz，输入信号跳变频率(FL)别离为50 MHz、150 MHz、250 MHz、350 MHz以及450 MHz，P_out_I1和P_out_Q1别离为混频后四相I、Q信号中的一路，I_out和Q_out为通过多相滤波后终究的输出波形。从Matlab和ModelSim的仿真波形可以很直观的看出咱们规划的数字下变频器与理论相符，输出成果正确，达到了预期的规划意图。
4 定论
在规划数字下变频n体系中，进步处理速度是很要害的一部分，本规划首要运用多相结构，将数据分为D路，把每一路的数据速率降成本来的D分之一。在规划低通滤波器和乘法器模块时充沛运用了Kintex7上的硬核资源DSP 48，大幅度的进步了电路的处理速度。运用Xilinx的ISEl4.4东西进行归纳、布局、布线后的时序陈述闪现，该电路最高作业速度可达360 MHz，充沛闪现了此规划的速度优势。因为该数字下变频器是依据FPGA完成的，且具有很高的作业速度，可用它来替代大多数的专用数字下变频芯片，它可以满意大多数通讯体系中接收机对数字下变频器处理速度、处理带宽以及滤波功能的要求，可广泛运用于数据收集、软件无线电等领域中，具有较高的实用价值。
