同任何IP模块相同，存储器有必要承受测验。但与许多其他IP模块不同，存储器测验不是简略的经过/失利检测。存储器一般都规划了能够用来应对制程缺点的冗余队伍，从而使片上体系（SoC）良率进步到90%或更高。相应地，因为知道缺点是能够修正的，冗余性答应存储器规划者将制程节点面向极限。测验进程现已成为规划-制作进程越来越重要的弥补。
存储器测验一向要面对一系列特有的问题。现在，跟着FinFET存储器的呈现，需求战胜更多的应战。这份白皮书包含：
FinFET存储器带来的新的规划杂乱性、缺点掩盖和良率应战
怎样归纳测验算法以检测和确诊FinFET存储器具体缺点
怎么经过内建自测验（BIST）根底架构与高效测验和修理才能的结合来协助确保FinFET存储器的高良率
虽然这份白皮书以FinFET工艺（制程）为要点，但其间许多应战并非针对特定制程。这儿呈现的存储器测验的新问题跟一切存储器都有关，无论是Synopsys仍是第三方IP供货商供给的或是内部规划的。
FinFET与平面工艺比较
英特尔首要运用了22nm FinFET工艺，其他首要代工厂则在14/16nm及以下相继参加。自此，FinFET工艺的盛行
性和重要性一向在添加。如图1所示。
图1：90nm 到 7/5nm FinFET工艺节点下活泼规划及投片项目的添加
要了解FinFET架构，规划人员首要应与平面架构进行沟道比照，如图2所示。左图标识平面晶体管。改为FinFET的制程相关的首要动机是制程工程师所谓的“短沟道效应”和规划工程师所谓的“漏电”。当栅极下面的沟道太短且太深以至于栅极无法正常地操控它时，即便在其“封闭”的情况下，其仍然会部分“翻开”而有漏电电流活动，形成极高的静态功率耗散。
中心这张图指示的是FinFET。鳍片（灰色）较薄，栅极将它周围完全裹住。鳍片穿过栅极的一切沟道部分充沛受控，漏电很小。从工艺上说，这种沟道将载流子完全耗尽。这种架构一般运用多个鳍片（两个或三个），但未来工艺也或许运用更多鳍片。多鳍片的运用供给了比单鳍片更好的操控。
运用多鳍片杰出了FinFET与平面架构之间的严重差异。平面工艺运用晶体管宽度和长度尺度的二维界面。而在FinFET中，鳍片巨细是固定不变的，栅极厚度（其界说了沟道长度）也是固定不变的。改动FinFET的仅有参数是鳍片数量，并且有必要是整数。比方：不或许有2？ （两个半）鳍片。
图2：平面架构与FinFET架构比照
FinFET降低了作业电压，进步了晶体管功率，对静态功耗（线性）和动态功耗（二次方）都有积极效果。可节约高达50%的功耗。功用也更高——在0.7V上，功用（吞吐量）比平面工艺高37%。
FinFET杂乱性带来了制作困难
与平面工艺比较，FinFET的杂乱性一般会导致愈加贵重的制作工艺，至少初期是这样。跟着代工厂经历不断丰富和对工艺进程的操控越来越熟练，这些本钱或许会下降，但就现在而言，抛弃平面工艺的话会添加本钱。
FinFET还存在热应战。因为鳍片直立，晶片的基体（衬底）起不到散热片的效果，这或许导致功用下降和老化。热应战还会影响修正，因为在某些情况下，存储器不只需求在出产测验中修正，今后还需求在现场修正。
在使该工艺投产、扩大到量产等情况下，代工厂有必要考虑这些应战。一般来说，代工厂还要担任存储器位单元，需求对其做全面剖析（经过模仿）和判定（经过运转晶圆）。IP供给商，无论是存储器、规范单元仍是接口供给商，也要在构建自己的布局的一同考虑这些问题。
SoC规划人员遭到的影响不大，至少关于数字规划流程来说是这样。一般来说，规划人员见到鳍片的次数绝不会比他们以往见到晶体管的次数更多，除非他们想在其布局与布线东西所运用的，选用金属结构进行衔接的规范单元内部一探终究。
STAR存储器体系
Synopsys生态体系（图3）包含创立布局、完结提取、模仿等需求的一切东西。Synopsys内部各IP小组能够充沛运用完好的Synopsys东西套件来规划、验证并测验Synopsys IP，包含存储器在内。
图3：Synopsys东西套件
Synopsys现已从最底层起搭建了自己的专门常识。他们与一切不同的FinFET厂家均构建了多个测验芯片：三星、TSMC、英特尔、GLOBALFOUNDRIES和UMC。截止2015年8月，Synopsys运转过的FinFET测验芯片有50个以上。这些芯片均运用了被称之为DesignWare？STAR存储器体系？的Synopsys测验和修正处理计划，其间STAR表明自测验与修正。
自测验和修正曾经在许多代工艺制程上运用过，不只是FinFET。经过不断投入，Synopsys改善了STAR存储器体系。图4中，STAR存储器体系用紫色方块指示。它们包含STAR存储器体系IP编译器生成的RTL模块以应对各种存储器：SRAM、双端口、单端口、寄存器文件等。包装器经过STAR存储器体系处理器联络在一同，这些处理器向整个体系的总办理器即STAR存储器体系服务器陈述，而服务器则转而供给一切必要的调度和握手信号。外部接口则经由JTAG测验拜访端口（TAP）操控器。
图4：DesignWare STAR存储器体系：针对制程优化了的存储器测验、修正 确诊
每个STAR存储器体系处理器的才能都足以处理芯片上的检测、确诊和缺点修正。衔接和装备一切紫色方框或许比较耗时且简略犯错，所以STAR存储器体系还完结了以下作业的主动化：
生成、刺进和承认装备
完结测验向量的生成
履行毛病分类
定位失效
纠错（假如或许）
Synopsys将一切这些主动化进程映射在FinFET工艺上，以便处理与FinFET存储器有关的新的分类和失效问题。
自2012年起，Synopsys就一向与工业生态体系中得以较早触摸制程参数的存储器规划人员协作。在多个FinFET厂家的合作下，Synopsys剖析了他们的位单元，也查看、验证了他们的模型，创立测验芯片并在Synopsys内部实验室中直接对硅芯片进行了剖析。这个进程让Synopsys加深了对FinFET缺点问题的知道，使Synopsys能够优化STAR存储器体系来处理它们。
因而，现在STAR存储器体系已被运用在多个方面：
工艺开发：运用STAR存储器体系特征化描绘和了解晶圆制作工艺
IP判定：特征化描绘和判定存储器IP自身
SoC规划：将STAR存储器体系归入SoC规划剖析中，包含出产测验和修正
办理现场可靠性和老化：处理FinFET工艺中固有的、与鳍片杰出和底层热阻隔有关的热问题。SoC寿数中呈现的问题或许是小到软性过错的小问题，它们能够经过纠错代码（ECC）主动纠正。可是高可靠性体系中的老化或许需求定时或在上电时运用STAR存储器体系修正出产测验完结好久今后在现场呈现的毛病。
当然，存储器并非芯片上仅有需求测验的部分。还有逻辑模块、接口IP模块、模仿混合信号（AMS）模块等（也需求测验）。Synopsys供给了一组能与STAR存储器体系滑润整合的全面的测验和IP计划（图5）。关于逻辑模块，Synopsys供给的是DFTMAX？和TetraMax？。接口IP （如DDR、USB和PCIe）有自己的自测验引擎，但它们都能无缝地合作STAR层次化体系（Synopsys的体系级测验计划）一同作业。仅有针对单个模块的处理计划是不行的，SoC有必要流畅地在顶层上作业。
图5：Synopsys测验和良率处理计划：进步质量、可靠性和良率
知道FinFET存储器毛病和缺点
了解怎么测验和修正存储器之前，规划人员需搞清楚存储器失效的办法。比方，电阻性毛病闪现出来的是逻辑上的功用问题，虽然逻辑经过了测验但无法全速作业。在存储器中，电阻性毛病能够体现为愈加奇妙的办法。这种毛病或许只要在屡次操作（一次写入操作后接着几回读操作）之后才引起可检测性的过错，而不是在更规范的一次操作（一次读操作）后。
规划人员还有必要经过研讨布局确认哪些过错或许真实产生。在数字逻辑测验中，能够经过剖析哪些金属是相邻的并且或许短路来大幅进步掩盖率。在存储器中经过剖析信号线或许呈现失效等问题所在方位的潜在电阻性短路亦可做到这点。这需求归纳研讨布局和剖析测验芯片，发现或许的毛病。深度剖析的需求是Synopsys在多家代工厂中运转50多个FinFET测验芯片的理由之一。来自这些测验的信息用于改善STAR存储器体系。
图6表明晰FinFET工艺或许存在的几种不同的缺点类型。图中每个晶体管只要一个鳍片，而实践上每个晶体管的鳍片一般不止一个。当然，开路和短路都或许产生，但在FinFET中它们或许产生不同的体现：鳍片开路、栅极开路、鳍片粘连、栅极-鳍片短路等。每种景象都或许是硬开路或短路，也或许是电阻性的，其间凹凸不等的电阻值产生不同的体现。
图6：潜在FinFET缺点类型
剖析布局后，规划人员有必要研讨拓扑结构，依据晶体管的物理结构判别毛病是否真的会产生。
下一步对规划人员来说要从纯晶体管上升一个层级。一个SRAM单元包含六个晶体管，所以要剖析这个单元在内部节点中的开路、或许产生的办法以及会产生什么成果。
下一个层次上的方针是单元布局。比方，图7表明六个晶体管SRAM单元中或许产生的一切或许的开路缺点。第三，规划人员剖析整个存储器阵列的毛病，如位线中的开路、字线之间的短路等等。终究，在模块级上，整个存储器，包含周围的模块（如地址解码器）都需求查验，就好像读出放大器那样。
实践剖析经过缺点注入持续进行。这根据GDS （地图）自身。缺点注入在地图和SPICE模型上进行，运用了针对每个库的缺点库，然后调查它们会怎么体现。缺点注入在一切14/16nm FinFET供给商的晶体管上进行，不论是IDM仍是代工厂。缺点注入也在较高节点（如45nm和28nm）的平面工艺上进行。
图7：FinFET存储器单元地图中注入的开路缺点实例
缺点注入展现了每种缺点的行为办法。接下来的使命便是经过测验序列辨认（TSI）找到检测缺点的测验序列。关于每种潜在的缺点，一个或多个测验序列得以辨认，相同其检测的条件及对应的毛病模型也被确认。一般需求运用许多的测验序列、应力角和模仿设置，直至找出一个能显着差异于零缺点单元的序列。
有些情况下，这些缺点会是曾经在平面工艺中见过的毛病模型，但FinFET存储器有几种额定的失效形式。比方，图8给出了一种奇妙的失效形式。下拉晶体管中的电阻性鳍片开路导致动态伪读损坏毛病（dDRDF）。在此，一个写操作，接着7个读操作，导致存储器单元的位值翻转。然后能够愈加具体地剖析此毛病，因为它本来与频率有关。在1.2MHz频率上，产生这个毛病仅用了4次读操作，而在4MHz上，则用了18次读操作。温度和电压也会影响这些值。
图8：缺点注入调查成果：dDRDF-7
来自Synopsys关于FinFET工艺毛病建模的部分遍及结论是：
FinFET存储器比平面存储器对动态毛病更灵敏
FinFET存储器对制程变异毛病更安稳
静态单单元和耦合毛病在两种存储器中均很常见
应力角（电压、温度、频率）关于检测FinFET毛病非常重要，仅运用标称角会遗失一些问题。
生成测验序列
毛病建模布景完结后，规划人员要清晰测验的电压、温度和频率要求。给定应力角的序列与称为测验算法产生器（TAG）的引擎结合。TAG 将与针对单个毛病类型的小测验序列组合在一同，产生使测验时刻和测验本钱最小化的最小测验算法。
图9展现了针对FinFET的TAG。图中的进程是全主动的，从毛病注入到测验序列辨认再到TAG自身。不同的算法片段能够切割以应对不同的应力角和不同的毛病检测等级。切割形成了一个针对不同条件的测验序列池，这是因为不同用户和运用具有不同的要求。比方，出产测验期间，规划人员有必要辨认毛病，以便他们能够纠错，可是确认每个毛病本源的完好剖析或许非常耗时。但是，假如某种过错常常产生，规划人员会履行愈加杂乱而贵重的测验，以缩小毛病规模，从而能采纳相应的纠错办法。
图9：FinFETs测验算法归纳
这些进程和测验悉数在STAR存储器体系中得以完结，考虑了来自大多数FinFET供给商的毛病，这些毛病在不同供给商之间具有很大的共性，虽然位单元互相相差很大。
STAR存储器体系还将可编程才能归入其间。能够经过JTAG端口和TAP操控器更新算法，修正测验序列自身或为调试和确诊而晋级算法，或许便是简略的算法晋级，乃至是在现场。
运用STAR存储器体系检测并修正毛病
Synopsys对FinFET潜在毛病和缺点的深化而完全的剖析内建在了STAR存储器体系之中，使得该体系能够在许多层次上运用，如图10所示。最高层次是了解哪个存储器例化单元呈现失效，这关于出产测验和纠错或许就足够了。下一个层次是毛病的逻辑地址和物理地址。STAR存储器体系能够确认毛病位的物理X、Y坐标。缺点能够分类（单个位、成对位、整列等），毛病能够分类并终究准确认位到毛病部位。留意，一切这些都由芯片外面的STAR存储器体系确认，而不是运用电子显微镜或其他更精细/贵重的办法。
图10：DesignWare STAR存储器体系：多层次精细确诊
开发为SoC用户（或存储器IP规划人员）带来高质量成果的东西和IP是一个绵长而持续的进程。从深化的存储器规划常识开端，前期触摸多家代工厂的制程参数、许多的毛病注入模仿、硅芯片特征化和准确的行为和结构模型，该进程或许需求三年以上。深化了解FinFET特有缺点得到了对面积影响更小和测验时刻更少的优化测验算法，外加对使缺点易于闪现的应力条件的知道。终究，一切这些常识悉数结合在STAR存储器体系中用于创立主动刺进、快速测验和使产出最大化。
FinFET为运用预先刺进的一组可调度的存储器优化时序供给了更多的或许性。BIST多路复用器可随同享测验总线执行到位。这些测验总线可由定制数据通路创立者和处理器内核进行复用。Synopsys创立了多存储器总线（MMB）处理器来充沛运用FinFET供给的或许性。MMB与映射到该总线上的一切缓存同享BIST/BISR逻辑，因而不再需求存储器包装器，减小了面积占用和功率耗费（图11）。
图11：搭建在传统STAR存储器体系处理器上的MMB处理器取得更高FinFET功用及更小面积
图12展现了一个SoC实例，其间部分存储器传统地运用STAR存储器体系，而CPU内核中的存储器则经过MMB处理器拜访。MMB处理器不直接处理包装器，而是拜访图12中赤色方框代表的总线端口。MMB处理器从CPU RTL中读取信息，了解存储器细节和写入总线的装备，引起即时握手。
图12：STAR存储器体系MMB运用模型
修理毛病
现代存储器一同具有行和列冗余性（图13）。检测到毛病时，能够经过在非易失性存储器中记载问题和运用修理计划装备冗余列。STAR存储器体系经过缩小毛病规模和确认置换出毛病的办法来主动进行修理。这个进程能够对一切应力角进行优化，毛病在一个应力角检出并扩大到下一个应力角，以此类推。
图13：运用行、列修正保持FinFET高良率
因为STAR存储器体系的主动化程度如此之高，确诊和修正能够按预订间隔在现场重复进行，比方体系上电时或按预订的时刻长度。这种重复能够经过内建冗余性消除因老化而产生的毛病。
负偏压温度不安稳性（NBTI）是FinFET最令人头痛的一个特别老化问题（平面晶体管没有这样的问题）。NBTI首要与温度有关，会导致取决于 FinFET 作业温度规模的功用逐步下降。
单粒子效应和纠错
不只会产生可猜测的过错，间歇性的软性过错也会产生。间歇性软性过错不需求用内建冗余性修正。它们一般是高能粒子引起的。跟着位单元在较小的制程节点中靠得越来越近，单粒子效应（SEE）或许会影响不止一位，而多位缺点有必要检测并纠正。
为了应对此类过错，STAR存储器体系包含一个ECC编译器。该编译器不只供给“经典”存储器ECC（一般答应检测多位过错），并且还能处理一位纠错。另一方面，该ECC编译器还能处理多位纠错。STAR存储器体系ECC编译器界说了相关的存储器装备，用ECC存储器替代了存储器（当然，它比需求的数据更宽：一个32位存储器的宽度约为40位）。然后用一切体系测验和修正逻辑包装该存储器。
图14：3D-%&&&&&%中的外部存储器测验
外部DRAM或memory-on-logic呈现出一组新的应战。运用硅通孔（TSV）或其他办法，DRAM的物理方位处在芯片上方，如图14所示。不过，外界不能够直接拜访存储器，或许至少没有到达测验它们所需求的功用。假如它们运用高速接口的话（如DDR4、JEDEC Wide I/O或Micron的混合存储器立方体），测验东西无法轻易地阻拦存储器与逻辑芯片之间的信号。相反，坐落在SoC上能够与芯片之外的DRAM交互的引擎则能以需求的高速度驱动这些接口。就像运用片上存储器相同，运用外部DRAM的SoC有必要找出哪个存储器、哪一位或许芯片堆叠中的哪个互联失效及失效原因。STAR存储器体系能够满意这个要求并常常对其进行修正。
STAR层次化体系
一切FinFET SoC都包含存储器之外的其他模块。它们会有其他混合信号IP，如PCIe、USB、DDR、PLL等。一切这些接口都需求自测验，许多情况下，毛病需求检测和修理。对快速I/O接口来说，修理意味着调整、校准和组帧。有些接口IP自身就包含存储器，使得测验和修理愈加杂乱化。这种杂乱体系需求象STAR层次化体系（如图15所示）这样的全面测验和修理根底架构。
图15：DesignWare STAR层次化体系
STAR层次化体系是对STAR存储器体系的弥补，能够测验、调试和纠正混合信号非存储器IP。作为一种层次化处理计划，STAR层次化体系能从次芯片级直至整个SoC取得IP及其测验向量，创立存取拜访和接口，并在下一个等级上树立测验向量。
小结
现在Synopsys全面支撑各种制程节点，包含14nm和16nm FinFET，而在10nm和7nm工艺上的作业也正在进行之中。运用从这些制程节点的测验芯片中取得的常识，STAR存储器体系的各项立异将持续进步针对嵌入式存储器的测验和确诊才能，一同添加了优化SoC良率的功用。
Synopsys还供给了STAR层次化体系，经过运用任何现有规范互连（如IEEE 1500）以及TAP操控器全面测验各种其他
混合信号和接口IP。
作者：Yervant Zorian博士，首席架构师兼研讨员Synopsys
