简直一切的电子体系都需求针对一个或多个处理器以及许多相关外围IC的多个时钟信号，以树立该体系的运转节奏。这些时钟信号一般由石英晶体发生，频率规模能够从几MHz到几百MHz。
虽然许多集成电路都需求这些时钟信号，但在大多数规划中选用多个晶体作为主时钟源并不实践，也不是所希望的方法。其原因是，运用多个独立的时钟源会带来这些时钟与靶标同步的问题，进步了体系本钱，一起增大了关于电路板面积的要求。相反，规划者简直总是挑选运用一个单一的主时钟振动器作为时钟源，再将时钟信号分配给整个体系中的各个组件。
但这种处理方案也不是没有应战。首要，一切的时钟都不是完美的，每个时钟，即便是在一个精心规划的振动电路中的一个精准晶体，也会环绕其标称频率发生一些相关的颤动和细小的时序改变，如图1a所示，这相当于在频域中的相位噪声，见图1b。
主时钟的固有缺陷仅仅问题的开端。时钟振动器一般不能支撑一切有必要的负载，也不能驱动衔接信号源与负载之间的电路布线或电缆。
图1：有两种相同有用的方法来剖析颤动：a）在时域中，选用一个完美的时钟（顶部）和具有颤动的时钟（底部），显现纤细的时刻不同（相移）。b）在频域中，选用相同完美的时钟（顶部）和具有颤动的时钟（底部），显现出环绕标称值的频率偏移。
为了战胜这一驱动才能的缺乏，需求一个专门的时钟缓冲器IC用于在树状拓扑架构下升压和“扇出”主时钟，如图2所示。缓冲器功用简略，并只完结一项作业：它以时钟源作为其输入，而且供给能够尽可能完美仿制时钟输入的多个输出。
图2：依据所用的时钟树拓扑架构，在时钟源和终究时钟负载之间能够选用一个或多个时钟缓冲器。
虽然这种功用往往不是很有目共睹，也不可能得到太多的注重和注重，但它在体系全体功用、信号完整性、以及体系和电路的一致性、可靠性方面起着重要作用。目前市场上有能够驱动2个、4个、8个乃至更多负载的缓冲器IC，能够紧密配合规划的需求，无需额定的本钱费用或电路板空间，如图3所示。
图3：相似IDT 5PB11xx的时钟缓冲器可供给扇出数4（指定于1:4缓冲器）；简略的功用图无需显现内部的规划细节。
选用一个缓冲器：简略，但不是没有应战
抱负的时钟缓冲器能够传输得到升压的输入时钟，但不能有任何附加的颤动、推迟、失真、或其他不利要素。像一切其他组件相同，这种抱负的时钟缓冲器并不存在，而一些器材却能够很挨近、十分挨近抱负状况。明显，缓冲器会占有PCB空间、耗费功率、并添加本钱，它们还会把本身的颤动添加到时钟的内涵颤动上。但实践中没有可行的代替方案，因此，咱们的方针有必要是要获得与运用杰出匹配的时钟缓冲器。
这儿重要的是要了解为什么缓冲器的低颤动如此至关重要。从网络设备、高端PC到仪器设备，当今许多电子产品所答应的颤动目标十分小。许多这些产品的典型颤动值约为100 fs（飞秒，为10-15秒，或十亿分之一秒的百万分之一），比几年之前认为是高功用的目标高出一个量级。
一般状况下，缓冲器的颤动远比时钟的颤动要小，所以首要颤动源是时钟，而不是其缓冲器。缓冲器输出驱动的一切负载的复合颤动是时钟和缓冲器颤动值的均方根（rms）组合。例如，一个时钟具有颤动400fs（均方根值），其缓冲器颤动为50fs（均方根值），成果只要5fs的有用附加均方根颤动，所以缓冲器关于组合均方根颤动的奉献比时钟小许多。（请注意，这儿仅仅颤动的一个尖端特性，颤动是一个多方面的、十分杂乱的问题；见附文“颤动表征和测验。”）
关于颤动希望在收紧
已然缓冲器关于全体颤动的奉献如此之小，为何还要关怀运用更好、具有更低颤动的缓冲器呢？简言之，当今电子产品的体系时钟速度发展趋势和要求在影响所需的参数。跟着体系功用和时钟速度进步，时钟有必要比上一代产品有更低的颤动。其成果是，具有更低颤动的时钟缓冲器关于保证负载端的功用要求十分重要。
通过对大略数字的根本剖析能够使这一点愈加明晰。在时钟和缓冲器的颤动持平时（这种状况在时钟颤动不断缩小时可能发生），得到的颤动均方根值为√2（≈1.4）比独自的时钟要高，简直添加50％以上。其成果是，各个负载端的时钟信号功用与时钟的原始值比较明显下降。因此，跟着时钟功用变好，具有更低的颤动时，要害是要下降缓冲器的颤动，乃至更多，这样缓冲器关于全体颤动的奉献能够最小化。
传统上，电路规划者关于过度颤动问题的处理途径需求在缓冲器功用参数之间进行不令人满意的折衷。他们能够挑选具有低颤动的缓冲器，但要做到这一点，这些缓冲器要耗费更高的电流和/或电压。简而言之，更低的颤动需求更大的电流。不幸的是，这意味着缓冲器用户堕入较高功耗、更多低能效组件的窘境，然后下降了电池供电产品的运转时刻，增大了散热量，这些都是不依赖于电源以及是否有满足的散热办法都有必要要考虑的。
现在的好消息是，这种传统的折衷现已不再需求。IDT公司全新系列的时钟缓冲器根据通过验证的IC工艺，一起选用了规划和拓扑结构方面的立异，完成了极低的颤动但功耗并没有添加，一起还具有更小的芯片尺度，能够选用一系列的电源轨供电运转。例如，IDT 5PB11xx系列LVCMOS扇出缓冲器在12 kHz 到 200 MHz规模内具有低于50fs的均方根附加相位颤动，而内核电流只要15mA。
通过仔细剖析在此频率规模内的均方根附加相位颤动曲线能够更明显地看到这些得到的优点。图4a展现的是在5PB11xx缓冲器输入端来自于200-MHz时钟源的颤动，而图4b则示出了相同的参数，但是在缓冲器输出端。即便在最高频率（这是最具应战性的区域）时，附加颤动仅为31.6 fs。IDT公司产品系列的其他器材具有不同的输出扇出和装备改变，但都具有相似的低附加颤动。
图4：即便在200MHz输入时，由IDT 5PB11xx添加到时钟信号的附加性颤动影响只要约32fs。
除了共同的低颤动、低功耗特性外，IDT5PB11xx缓冲器也具有其它功用优势。它能够选用1.8V到3.3V之间的宽规模电压供电运转，而功用不会下降。因此在一个具有多个电源轨的较大规划中，能够在不同的当地选用相同的部件，乃至在多个产品中选用同一部件。这不只简化了物料清单（BOM），一起也下降了因运用多个新部件而导致呈现的附加性规划“意外”天然危险。
5PB11xx的信道与信道输出偏移（skew）（输出信道之间的相对时序差）仅为50ps，这关于坚持多个外围负载之间的同步至关重要。该缓冲器以一个细小的2 ×2mm DFN封装供货，这种小尺度是许多先进的便携式运用十分需求的。5PB11xx一起也能够及较大的3.9 ×4.9mm SOIC封装供货，可用于以往的规划进行功用晋级，或用于电路板空间不是很严重的新项目规划。
当然，虽然作业在200 MHz、功用通过大幅度改进的5PB11xx器材简化了规划应战，但它并不能彻底消除电路规划者的职责。在200 MHz频率下，依然要运用杰出的规划规范，包含12至18英寸（30到45cm）长的缓冲器与负载之间最大电路板布线长度，选用PCB板上的平衡布线以下降噪声和接地回路影响等等，一起也需求遵从其它的规范高频规划原则。
一些规划师或许在下述两种缓冲器之间难以挑选：一种具有较低颤动，但有较高并难以承受的功耗；另一种具有低功耗，颤动目标却差劲不少。IDT公司的全新时钟缓冲器产品系列不需求再有这种折衷。除了封装和引脚与已有产品兼容外，它们也能够更小的封装供给，这意味着规划师不只能够在新规划中选用该缓冲器，一起能够在已有规划中运用这些器材的优势。
颤动表征和测验
颤动是一个简略的术语，但却是一个具有许多技能细节的杂乱主题。不只有许多类型的颤动，一起也有不同的衡量方法来评价颤动，颤动类型和值的巨细按照详细的运用而有不同的成果，欲了解更多信息，请参阅附表。两个信息量很大的参考文献是AN-815了解颤动单位和AN-827时钟颤动的运用相关。
表：使颤动目标与详细的运用匹配需求深刻了解各种不同颤动是以何种合理的方法丈量得到以及他们的影响。
在评价颤动时，重要的是规划师要针对多个颤动目标做“树状剖析”，剖析它们怎么集合在一起，保证颤动成果在必定规模内，而且颤动的体系级影响能够承受。相同重要的是关于那些方案实践测验并承认其颤动剖析的工程师，有必要要了解在当今规划中十分快的时钟和十分低的低颤动带来的应战。在规划、设备、测验设备、核算等承认丈量进程的每一个环节，都存在一些杂乱而奇妙的要素，有时侯很简略进行一些不妥的测验，可在不经意间误导并生成一些数字，导致对成果的过于达观或许过于失望。
作为一家时钟发生器和缓冲器IC的抢先厂商，IDT公司具有针对这些测验的丰厚经历，一切器材正在运用是德科技（KeysightTechnologies ，曾经的安捷伦）的E5502相位噪声丈量处理方案等仪器进行测验，见图SB-1。该仪器经专门规划，可用于在规划评价和出产阶段丈量十分低的相位噪声。它选用一个具有参照源技能的相位检测器来丈量时钟或缓冲输出的单边带（SSB）相位噪声特性。该测验设备的规划不只始于高精度信源，一起也选用一个共同结构，能够抵消掉许多内部过错，这些过错因此就不会影响到被测器材上的终究数据。
图SB-1：虽然噪声和其他要素会影响丈量作用，是德科技（安捷伦）E5502相位噪声丈量处理方案选用先进的架构以及精细的信源来完成极低颤动值的精准丈量。
没有任何一个单一的数字能够简略地汇总一切运用中的颤动。哪些目标关于给定的规划是最相关的，而且这些是怎么由时钟组件供货商丈量得出，了解这些关于在特定状况下作出最佳挑选十分要害。这将使规划人员在考虑规划优先性和限制性的状况下正确了解数据表的参数。
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