本文针对一体化侦查通讯接纳机高速数据传输的需求，提出了一种依据SOPC完结PCI总线高速传输体系的规划计划。该计划将PCI桥与用户逻辑集成到一片FPGA上，并运用片上CPU完结了DMA操控器的主动装备和总线反常处理，进步了体系数据速率。经硬件渠道验证，该规划可以完结大于100M bytes/s的PCI总线传输速率。
跟着战场电磁环境杂乱程度越来越高，侦查与通讯体系的交融成为一种必定的开展趋势。数据量大、算法杂乱是数字化侦查接纳体系的主要特征。运用DSP和FPGA进行高速信号谱分析、滤波等预处理，凭借通用计算机渠道完结信号的分选、显现等后处理是一种抱负的体系规划计划。因而，怎么构建与PC机间的高速数据通道，便成了侦查接纳体系规划中的关键问题之一。PCI （Peripheral CompONent Interconnect）总线，即外围部件互连总线，是现在运用最广泛的一种高速同步总线，在32位总线宽度33Mz时钟下，其理论最大传输速率可达132Mbyte/s （64位总线宽度66MHz时可到达528Mbyte/s），因而成为上述侦查接纳体系中高传输速率、低本钱PC接口的首选完结办法。现在，完结PCI总线接口的常用办法有两种：一是选用专门的PCI桥芯片完结PCI接口，如PLX公司的PCI905X系列芯片等；二是运用可编程芯片完结PCI接口。
跟着集成电路技能的开展，可编程芯片本钱越来越低、资源越来越丰厚，用户可将PCI桥和其它用户逻辑在一片可编程芯片上完结，其间后者不需求额定的PCI桥芯片，体系硬件电路得以简化，体系的安稳性和可靠性更高，从而可以缩短体系开发周期。依据以上考虑，本文提出一种选用可编程片上体系（SySTem-On-Programmable-Chip,SOPC）完结侦查接纳机PCI总线高速数据传输体系的规划计划，并选用直接存储器拜访（DIRect Memory Access,DMA）传输办法来进步数据传输速率。
1 PCI总线接口计划规划
在PCI总线接口规范中，依据数据传输的建议者所在位置，PCI接口有从形式和主形式两种作业形式。依据作业办法的不同，DMA传输办法可分为接连式DMA （Continuous DMA）和集散式DMA（Scatter-Gather DMA）两种。
1.1 PCI形式的挑选
PCI总线规范中，由PC建议数据传输、读/写PCI接口卡的形式称为从形式。这种形式只要求PCI接口设备具有PCI从设备的功用，接口逻辑相对较简略；主形式是由PCI接口卡主动读写PC内存，PCI接口的逻辑相对杂乱。频频地要求PC建议数据传输会占用PC的资源，为了削减PC的担负，使其有更多的资源用于后续的数字信号处理，在侦查接纳体系中，PCI接口卡的传输形式挑选主传输形式。
1.2 DMA传输办法的挑选
DMA是进步数据传输速率和微处理器运用功率的一种数据传输机制。接连式DMA用于完结接连数据块的传输，即在一次DMA传输中设备端读/写物理地址接连改动（读存储器空间）或不改动（读IO口），PC端的物理存储地址接连改动。集散式DMA用于完结不接连数据块的传输，各传输数据块的开端读/写地址和长度都可以不同，它选用一个寄存器链表存储每个数据块的读/写开端地址和长度，DMA传输进程中主动从该链表加载地址和长度信息。集散形式DMA运用灵敏，其缺陷是在传输完一个数据块之后要重新装备DMA操控寄存器的值，速度比接连形式稍慢。在侦查接纳体系中，DMA传输形式挑选接连式传输形式。
1.3 PCI总线DMA传输计划规划
PCI接口整体结构框图如图1所示。数据输入到乒乓RAM缓冲区，乒乓切换信号告诉CPU数据准备好，CPU经过PCI桥的操控状况寄存器判别PC端是否备妥，如PC备妥则装备并发动DMA操控器，DMA操控器读口从乒乓RAM中读数据，写口将数据写至PCI总线拜访端，PCI总线接口单元请求并取得PCI总线拜访权，将数据送上PCI总线。
2 PCI总线接口的SOPC完结
SOPC是Ahera公司提出的一种灵敏、高效的片上体系解决计划，它将处理器、存储器、I/O口以及一些通用的功用模块集成在一个PLD器材上，构成一个可编程的片上体系。运用SOPC开发侦查接纳机中的PCI总线接口，具有开发周期短、体系安稳性好的长处。
2.1 体系完结
PCI总线接口的SOPC内部结构如图2所示。完结PCI总线DMA传输体系运用到4类功用模块，分别是完结PCI桥逻辑的pci_comiler组件（pci_c ompiler）、担任数据传输的DMA操控器（dma）、操控整个SOPC的NiosII处理器（cpu）及其数据程序存储器（onchip_mem），以及SOPC和外部用户逻辑通讯的接口模块（BA1、DMARD和datardy），上述组件经过avalon总线衔接在一起组成SOPC。
PCI总线DMA传输体系功用模块之间的交互进程如图3所示，进程描绘如下：
（1）CPU等候PC使能DMA传输，PC使能DMA后，履行（2）；
（2）PC等候乒乓RAM的数据准备好信号，数据准备好后，履行（3）；
（3） CPU将DMA的读/写地址和传输长度参数写入DMA操控器中，使能DMA操控器，DMA操控器开端数据传输，即读口经过DMARD接口从RAM中读数，写口将数据写到PCI桥，PCI桥将数据送至PCI总线；
（4）当传输完毕后，DMA操控器产生一个间断（IRQ1）送CPU;
（5）CPU判别传输是否完结，传输完结则经过PCI桥向PC发送间断，并履行（1），开端下一次DMA传输；
（6）PCI总线产生反常时，PCI桥逻辑间断CPU,CPU查询反常状况，并主动从反常中康复。
2.2 PCI总线反常的主动处理
PCI总线DMA传输进程中，或许呈现的反常包含：
（1）PCI总线上SERR信号为高，体系过错。
（2）PCI总线上PERR信号为高，数据奇偶校验过错；
（3）主设备或从设备间断传输；
（4）主设备或从设备间断传输，或重试次数超越门限，导致PCI桥对总线读/写失利。
在侦查接纳体系规划中，上述反常一旦产生，PCI接口便间断NiosCPU,CPU接纳到间断后，经过查询PCI桥的操控寄存器拜访（Control RegisterAccess,CRA）空间，取得反常信息。体系过错产生时，PCI接口设备是没有办法康复的，在这种情况下，NiosCPU可点亮指示灯，指示体系过错产生；其它反常情况产生后，Nios CPU可当即经过对DMA操控器的状况空间的长度写零来中止DMA传输，然后重新发动DMA传输，让体系从反常中康复过来。
2.3 进步PCI总线DMA速率的优化办法
为了尽或许进步DMA传输速率，本计划中共采取了以下三个方面的办法。
（1）PCI总线的突发传输与Avalon总线的流水线操作
为了进步体系传输速率，应充分运用PCI总线的突发传输特性，使PCI总线处于突发传输状况。为此，在体系规划中，一方面使Avalon总线作业于流水线形式下，下降Avalon总线的推迟时间；另一方面恰当增大缓存存储空间，防止因缓冲区满形成的传输推迟等候。
（2）DMA操控的优化
为了使DMA传输更为灵敏，如程序运转进程中改动DMA长度、读写地址、数据的帧长度，以及产生反常时程序主动康复等，本文中运用Nio sCPU操控DMA传输。CPU的主要任务是在PC使能DMA和数据准备好时发动DMA传输，应尽或许使程序紧凑，削减冗余操作，做到条件具有当即发动DMA传输。
（3）功用模块的时钟设置
如图2所示，SOPC中包含7个功用组件，为了进一步进步体系的速度，需求分别让这7个组件的时钟处于最佳状况。PCI总线拜访相关组件的时钟为33MHz,Nios CPU相关的组件运转在150MHz时钟上。使体系在正确安稳运转的基础上，最大极限地进步运转速度。
3 完毕语
本文给出了一种依据SOPC体系的PCI总线高速DMA传输计划。与传统的运用PCI桥芯片完结PCI总线的计划比较，该计划将PCI桥和用户逻辑在一片FPGA中完结，削减了硬件电路的杂乱度、下降了体系本钱；选用SOPC创立PCI桥，大大缩短了开发周期，进步了体系的可靠性，且因运用了片上Nios CPU进行DMA的在线装备和主动反常处理，使DMA传输愈加灵敏。经过在EP3C120芯片上验证，该规划可以完结大于100Mbytes /s的PCI总线DMA传输速率。
