依据FPGA芯片Stratix II EP2S60F672C4规划完成了数字基带预失真体系中的环路推迟估量模块。该模块运用了一种环路推迟估量新办法，易于FPGA完成。一起，在信号失真的情况下也能给出正确的估量成果。Modelsim SE 6.5c的时序仿真成果和SignalTaps II的硬件调试成果验证了模块的有效性。
跟着现代无线通讯工业的快速开展，为了充分利用有限的无线频谱资源，现代通讯体系选用了正交调制和多载波技能。但是这些技能对发射端前置高功率扩大器（HPA）的线性度提出了十分高的要求［1］。在功率回退技能、负反应法、前馈线性化技能和数字预失真技能等常用的线性化技能中，数字基带预失真技能因其本钱低价而得到了广泛的运用［2］。
在依据查找表（LUT）数字基带预失真（DPD）体系［3］的完成过程中，DPD需求正确比照输入信号x（n）和功率扩大器输出端的反应信号z（n）。一般反应信号相对于输入信号有一段时刻推迟，这就破坏了预失真体系的稳定性，因而正确估量环路推迟并对其进行补偿就显得十分必要。
近年来，国内外学者对环路推迟估量进行了剖析并提出了一些估量算法，如迭代法（Nagata Algorithm）［3］、延时确定环路法（DLL Method）［4］和相关检测法（CorrelaTIon method）［5］等，它们都有各自的优缺点。 本文结合参考文献［6］提出的起伏差相关算法和参考文献［7］中依据数据流相关运算的改善算法提出了新的办法。该办法在用于FPGA完成时难度低于参考文献［6］，一起在信号失真的情况下也能给出正确的估量值。
1 环路推迟估量算法
环路推迟是指信号从体系输入端到反应输出端所发生的时刻推迟。一般，反应信号z（n）相对于输入信号x（n）都会有一段时刻的推迟，而且该推迟会跟着时刻和温度的改动而改动，故需求对其进行实时估量。
参考文献［6］提出的起伏差相关法为：
算法通过查找R（m）的最大值得到环路推迟的估量值。其通过对信号起伏的差取符号，削减了运算量。但用于FPGA完成时，需求杂乱的时序操控，可完成度不高。
数据流相关运算的表达式为：
此算法通过差错的叠加尽量扩大两信号之间的差异。当无整数倍推迟误差时，两组数据差值最小，故能够通过查找R（m）的最小值得到整数倍环路推迟的估量值。由式（5）可知此算法具有运算杂乱度低和易于完成的长处，但它要求反应信号未经式微信道畸变及高斯噪声影响才能够完成。
针对上述两种算法的缺乏，本文提出了新的办法。其根本表达式为：
其间|·|表明取绝对值，其他符号的界说与参考文献［6］共同。
由PA输入、输出两组数据具有必定的相关性可知，当没有整数倍推迟误差时，两组数据差值最小，故能够通过查找R（m）的最小值得到整数倍环路推迟的估量值。
比照式（6）和式（1）可知，本办法在用于FPGA完成时比参考文献［7］要削减一个核算D［x（n）］×D［z（n-m）］的过程；一起本办法在核算时只涉及到加减运算，故其时序操控比参考文献［6］简略。比照式（6）和式（5），本办法先通过式（2）保存信号的改变信息，再通过式（6）保存输入信号和反应信号之间的相似性，故其不必像参考文献［7］那样对反应信号有要求。不过，本办法和其他相关算法相同要求输入信号的周期有必要大于环路推迟的值。
2 Matlab仿真成果及剖析
为了验证本文所提办法的有效性，进行了仿真剖析。仿真所选用的体系框图如图1所示，其间PA行为模型选用的是并行维纳结构，OFDM信号推迟了22个周期。
为了验证算法的鲁棒性，本文还给出了算法在反应信号z（n）相对于输入信号x（n）失真不同程度的情况下，环路推迟估量值。其间，输入信号和反应信号的功率谱密度如图2所示。反应信号是输入信号通过PA后未加噪声、而加了SNR=30 dB和SNR=20 dB的高斯白噪声后得到的。图3所示为选用本文所提出的办法，对图2中的信号进行环路推迟估量给出的理论估量值。由图3可知，当反应信号严峻失真时，本文提出的办法也能给出正确的估量值，然后证明了本文所提办法的有效性。
3 环路延时估量的FPGA完成
依据实践数字基带预失真体系的需求，环路延时估量在选用FPGA芯片StraTIx II EP2S60F672C4完成时，“相关窗”的长度L取250，共做了60次相关即k∈（0，60），其完成的结构框图如图4所示。
接纳存储数据。将所要运用的数据存储在FPGA的RAM中，存储的数据包括基带发射信号及接纳信号的实部、虚部4组数据。
