一、总述
S3c2440时钟电源办理模块分为三个部分：时钟，电源，USB操控。
时钟操控逻辑能够供给s3c2440所需求的三种时钟:FCLK for CPU, HCLK for
the AHB总线设备, and PCLK for the APB总线设备。S3c2440有两个锁相环：一个能够为FCLK,
HCLK
S3c2440的电源办理模块能够激活四种状况：规范，慢速，闲暇，睡觉形式。
规范形式；该模块为CPU和一切外围设备供给时钟。
低速形式：该形式锁相环封闭，直接用外部时钟（外接晶振的振荡器供给的或许外部规范时钟）做为FCLK运用。
闲暇形式：只要CPU内核不作业，外围设备供给时钟。
睡觉形式：内部电源封闭。能够经过外部中止EINT0-15或许RTC的警报中止唤醒。
二、时钟体系结构
1主时钟源来自一个外部晶振或许外部规范时钟时钟。时钟发生器包含一个连接到晶振的振荡器和两个锁相环。
2下图标表明形式操控管脚的组合状况和时钟源挑选的联系，在复位信号nRESET的上升沿
给定OM3 and OM2的管脚状况后内部（我了解的是硬件）会主动锁存OM[3:2]的状况
。
值得注意的是：虽然MPLL会在体系复位后发动，但是在软件装备MPLLCON寄存器之前MPLL的输出不会用做体系时钟，此刻外部时钟或许外部振荡器供给体系时钟。牢记：即便你不想改动寄存器默许值MPLLCON寄存器也有必要装备重新装备
3 MPLL输出频率计算公式：
Mpll = (2*m * Fin) / (p * 2s)
m = M (the value for divider M)+ 8, p = P (the value for divider P) + 2
M,P均为MPLL分频器的参数.
4时钟操控逻辑
时钟操控逻辑决议了是直接运用外部时钟仍是运用MPLL输出作为体系时钟。当MPLL被装备后体系会刺进一段自锁时刻来使得FCLK暂时无效，直到MPLL输出安稳。这一进程也会在体系上电和从睡觉形式唤醒是激活。
5体系上电（发动）
详细描绘：晶体振荡器会在几个毫秒后起振。图中OSC信号安稳后，当nRESET信号为高电平开释复位线后，锁相环会依据默许的装备状况进行作业。但是体系上电时，锁相环总是不安稳，所以，在对PLLCON装备曾经，设计者直接选用外部时钟作为FCLK。直到软件设置了新的值在PLLCON里边。在自锁时刻（LOCK TIME）往后，能够直接装备MPLL输出作为FCLK。
