来历：微计算机信息 作者：李鹏程,颜永红,帅金晓
在通讯范畴，选用数字化，能够大大提高传输的容量。模仿的话音信号通过脉冲编码调制，即PCM 处理（包括抽样、量化以及编码三个进程）后，被变换为一个64Kbit/s 速率的数字信号。在北美，数字 复接设备将24 路话音信号即24 路64Kbit/s 速率的数字信号按字节交织复接成1.544Mbit/s 的高速率信号； 而在欧洲，将30 个独立64Kbit/s 信道与两个用于信息操控信道一同同步复接为一个32 个数字信道帧结 构，其帧重复频率是8000 帧/秒，复接后比特率是2.048Mbit/s。这便是所谓的E1 信号，它是数字通讯的 根底，由E1 复接而成的各高次群构成的数字系列，称为准同步数字系列（PDH）。尽管同步数字系列 （SDH）正逐渐替代PDH，但PDH 设备以低价，灵敏的特色依然发挥着它的效果。
1.帧结构
契合G.704 规范的E1 帧结构如图1 所示，每根本帧由32 个路时隙（ts0“ts31）组成，别离分配给30 个话音数据流和相应辅佐信息。每个路时隙由8bit 码组成，根本帧帧频为8K，而每16 根本帧（F0”F15） 构成一个复帧，故每个复帧共由4096 比特组成。
复帧结构中的ts1“ts15，ts17”ts31 别离用来传30 个64kbit/s 数字信息的数据时隙，而ts0 和ts16 用 来传各种辅佐信号，下面别离介绍。
在一个复帧中，根本帧能够分为两类：奇帧和偶帧。奇帧和偶帧的区别是通过ts0 的第2bit 来区别的， 奇帧的bit2 为‘1’。偶帧ts0 时隙的bit2“bit8 是用来传根本帧对准信号FAS 的。G.704 协议规矩帧对准信 号FAS 为“0011011”。整个复帧又能够当作由两个CRC-4 校验快构成，前8 个根本帧为榜首校验块，根 据协议要求的办法对其进行CRC-4 校验，校验成果共4bit 放在偶帧（F0，F2，F4，F6）ts0 的bit1，同 理对后一校验块校验的成果放在偶帧（F8，F10，F12，F14）ts0 的bit1。一起奇帧的第3bitA1 为对告bit， A1 为‘1’时表明有告警，当收到lof 或许los 时，则将A1 置为‘1’。奇帧ts0 的第1bit 传复帧定位信号MFAS， 协议规矩MFAS 为“001011”。能够看到复帧定位信号为6bit，而一个CRC 复帧中有8 个奇帧，所以协议 规矩奇帧（F13，F15）ts0 的第1bit 用来传误块指示比特E0 和E1，当其为‘0’时表明有误块。还有奇帧的 第4 至第8bit 为备用bit，不用时应置为‘1’。
根本帧的ts16 用来传信令信号，既能够传共路信令，也能够传随路信令，相同当其传随路信令时每 16 根本帧的ts16 可构成16 字节的信令复帧。复帧的榜首帧ts16 的前四个码位分配给复帧定位运用，其 定位码组是“0000”，第6bit 为复帧对告比特，无报警时固定为‘1’。复帧中第2”16 帧的ts16 作为30 个话 路的信令时隙，每路信令占4 个码位（a，b，c，d），在这里以4 比特为单位完结30 路信令的同步交织 复用，一起（a，b，c，d）不能为“0000”。但因为目前国内运用的是公共信令，所以一般运用的帧应该 是PCM31 即31 路话路，ts16 传也为数据，本规划也是针对这种帧结构。
2.体系规划
本体系包括e1_framer，e1_deframer，e1pi 三个模块，e1_framer 模块对待发送的数据组成契合G.704 协议规矩的E1 帧结构；e1_deframer 模块对接纳到的数据进行解帧，即对帧组成部分的进行别离并加以 解说；e1pi 模块担任将数据发送到线路侧一起从线路上接纳数据，这其间包括对数据进行检测、从数据 中康复出时钟（收方向）、进行码型的转化（hdb3 编解码）、对编码违例进行查看。
2.1 e1_pi 模块规划
E1_pi 模块从功用上来说需求处理收发两个方向的数据。e1_pi 模块结构如图2 所示，在收方向上： E1_cru 模块从输入信号中提取时钟完结守时功用；hdb3_decode 和cv_check 模块别离完结hdb3 的解码和 做编码违例查看；los_det 和ais_det 模块对输入信号进行检测，假如在两帧时刻内（512bit）收到的‘0’的 个数少于或等于2，则给出全1（ais）告警，反之若收到的‘1’的个数少于或等于2 则给出信号丢掉（los） 告警。在发方向则只需就待发信息做hdb3 编码然后发送到线路上。
E1_cru 模块是时钟康复模块，规划思维是先用一个高速的时钟（本规划中为65MHz）去采样频率为 2.048 MHz 的E1 信号，得到数据的改变沿；再依据改变沿的方位，由高速时钟分频发生2.048 MHz 时钟。
HDB3码是一种AMI码的改进型，不只战胜了当AMI码中呈现连“0” 码守时提取困难的缺陷，并且具 有频谱能量首要会集在基波频率以下，占用频带较窄的长处。其编码准则能够简述为：（1） 当连“0” 码 的个数不大于3时， “1” 码变为“＋1”、“－1” 替换脉冲；（2） 当代码序列中呈现4个连“0” 码或超越4 个连“0”码时，把连“0” 段按4个“0” 分节，即“0000”，并使第4个“0” 码变为“1” 码，用V 脉冲（损坏脉冲） 表明，且V脉冲极性与其前一个“1” 脉冲极性相同；（3） 有必要使相邻的损坏点之间有奇数个“1” 码。 假如原序列中损坏点之间的“1” 码为偶数，则有必要补为奇数，行将损坏节中的榜首个“0” 码变为“1”，用 B脉冲表明。B脉冲极性与其前一个“1” 脉冲极性相反。
假定 hdb3 数据线别离为hdb3p 和hdb3n，从hdb3 编码规矩能够得出hdb3 编码违例的发生包括在以 下四种状况中：（1）hdb3p 和hdb3n 上一起呈现‘1’；（2）将hdb3p 和hdb3n 或操作，得到合路数据，此 数据上呈现4 连0 或许大于4 连0 的状况；（3）hdb3p 或许hdb3n 上呈现接连‘1’的状况，即数据中呈现 接连的正极性/负极性B 脉冲；（4）两次损坏点之间的B 脉冲个数不为奇数个；若检测到以上四种状况中 的一种，就会发生编码违例告警（cv）。
2.2 e1_framer 模块规划
该模块为成帧模块，依据G.704 帧结构规范，在每复帧不同的根本帧ts0 时隙插上开支比特（包括帧 同步码，复帧同步码和对告等），一起需求对整帧做crc-4 校验，crc-4 发生办法选用 x4 + x + 1 序列（10011）， 把校验成果放在下一帧的相应方位上，然后顺次将开支比特和数据宣布。
2.3 e1_deframer 模块规划
e1_deframer 模块结构如图3 所示，关于e1 帧的解帧，最重要的是做到根本帧和复帧的同步，只要同 步了才干顺次取出各话路信息，另一方面便是假如检测到传输进程中呈现了问题需求给出告警指示。 df_TImer 是守时模块为其他模块供给时隙计数（ts_cnt），根本帧计数（bf_cnt），复帧计数（mf_cnt）；df_shf 为移位寄存器，完结数据从串行输入到并行输出的效果；df_crc 模块完结crc_4 校验并比较成果，犯错则 给出告警，crc_cnt 模块用来对crc 误块进行计数，这是判别lof 的条件之一。df_fsm 是中心模块首要做基 帧和复帧同步，然后发生告警。
依据G.706 规矩的帧同步算法，根本帧同步的进程如图4 所示，体系复位即进入根本帧查找状况， 当收到正确的帧定位信号（FAS=“0011011”）后进入状况1；在状况1 检测下一帧ts0 的bit2，看是否为1， 假如为1 则进入状况2 反之则进入状况3 后回到查找态；在状况2 时查看下一帧是否包括正确的FAS， 假如正确则进入同步态，反之回到查找态。
在根本帧同步的状况下如若呈现以下状况，则会呈现帧失步，状况机康复到查找态：（1）检测到三 个偶帧接连的过错FAS；（2）奇帧ts0 的bit2 呈现三个接连的过错；（3）呈现复帧丢掉（lomf）；（4）在 1s 内，即1000 个CRC-4 块中呈现大于等于915 个误块。在帧失步状况后主动回到根本帧查找状况，并给 出lof 告警、向下插AIS、发对告A=‘1’、中止CRC-4 功用监督。
关于复帧同步选用的算法是：在8ms 时刻（4 个CRC 复帧）内至少呈现2 次复帧同步信号“001011” （由奇帧ts0 第1 比特构成），则确定复帧现已同步；而在复帧已同步的状况下接连4 帧没有找到正确的 MFAS 则以为复帧现已失步，需从头定位。复帧失步需给出lomf 告警。别的关于传随路信令的帧结构还 存在ts16 复帧同步问题，因为国内不常选用，在此就不赘述。
3.仿真验证
本规划选用VHDL 言语进行了RTL 级的描绘，用modelsim 对规划进行了仿真，通过FPGA 验证后， 各功用都得到正确地完结，终究选用FUJITSU 的CS86MN 工艺得到ASIC 完结。
下图给出了体系部分RTL 级仿真波形。 仿真体系选用的是E1 环回形式，即从E1 接口出来的hdb3 信号又给到接口的输入，从图a 中能够反映 出发送前的nrz 信号跟接纳后解码出来的nrz 信号是相同的，仅仅时刻上有些推迟，由此证明编解码模块是 正确的。 图b 反映的是E1 解帧模块中根本帧同步的进程，从图中能够看到根本帧的同步阅历了找到FAS，下一 帧为奇帧，再一帧又找到FAS，这样三个进程，这也是契合G.706 规范的。
4.定论
本文描绘了E1 帧的根本结构，具体介绍了E1 根本帧和CRC 复帧同步的算法，选用VHDL言语对符 合G.704 和G.706 规范的成／解帧电路进行了RTL 描绘，并终究得到ASIC完结。试验证明，该体系的时钟 康复模块能到达通讯的目标，HDB3 编解码模块能有用进行编解码作业，并能正确检测到线路上编码违例的状况，各项告警均契合规范的要求，具有很强的实用价值。一起该电路规划相关于以往的规划来说具有面 积小的特色，在保证质量的前提下节省了本钱。
本文作者立异点：1.充分利用了规范中规矩的预留比特构成了新的CRC 复帧结构，有利于在通讯中发现过错； 2.对编解码模块进行了优化规划，到达缩小芯片面积的意图。
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